arch/x86/kernel/apic/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/perf_event.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/acpi_pmtmr.h>
  21 #include <linux/clockchips.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/memblock.h>
  24 #include <linux/ftrace.h>
  25 #include <linux/ioport.h>
  26 #include <linux/export.h>
  27 #include <linux/syscore_ops.h>
  28 #include <linux/delay.h>
  29 #include <linux/timex.h>
  30 #include <linux/i8253.h>
  31 #include <linux/dmar.h>
  32 #include <linux/init.h>
  33 #include <linux/cpu.h>
  34 #include <linux/dmi.h>
  35 #include <linux/smp.h>
  36 #include <linux/mm.h>
  37
  38 #include <asm/trace/irq_vectors.h>
  39 #include <asm/irq_remapping.h>
  40 #include <asm/perf_event.h>
  41 #include <asm/x86_init.h>
  42 #include <asm/pgalloc.h>
  43 #include <linux/atomic.h>
  44 #include <asm/mpspec.h>
  45 #include <asm/i8259.h>
  46 #include <asm/proto.h>
  47 #include <asm/traps.h>
  48 #include <asm/apic.h>
  49 #include <asm/io_apic.h>
  50 #include <asm/desc.h>
  51 #include <asm/hpet.h>
  52 #include <asm/mtrr.h>
  53 #include <asm/time.h>
  54 #include <asm/smp.h>
  55 #include <asm/mce.h>
  56 #include <asm/tsc.h>
  57 #include <asm/hypervisor.h>
  58 #include <asm/cpu_device_id.h>
  59 #include <asm/intel-family.h>
  60 #include <asm/irq_regs.h>
  61
  62 unsigned int num_processors;
  63
  64 unsigned disabled_cpus;
  65
  66 /* Processor that is doing the boot up */
  67 unsigned int boot_cpu_physical_apicid = -1U;
  68 EXPORT_SYMBOL_GPL(boot_cpu_physical_apicid);
  69
  70 u8 boot_cpu_apic_version;
  71
  72 /*
  73  * The highest APIC ID seen during enumeration.
  74  */
  75 static unsigned int max_physical_apicid;
  76
  77 /*
  78  * Bitmask of physically existing CPUs:
  79  */
  80 physid_mask_t phys_cpu_present_map;
  81
  82 /*
  83  * Processor to be disabled specified by kernel parameter
  84  * disable_cpu_apicid=<int>, mostly used for the kdump 2nd kernel to
  85  * avoid undefined behaviour caused by sending INIT from AP to BSP.
  86  */
  87 static unsigned int disabled_cpu_apicid __read_mostly = BAD_APICID;
  88
  89 /*
  90  * This variable controls which CPUs receive external NMIs.  By default,
  91  * external NMIs are delivered only to the BSP.
  92  */
  93 static int apic_extnmi = APIC_EXTNMI_BSP;
  94
  95 /*
  96  * Map cpu index to physical APIC ID
  97  */
  98 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u16, x86_cpu_to_apicid, BAD_APICID);
  99 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u16, x86_bios_cpu_apicid, BAD_APICID);
 100 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u32, x86_cpu_to_acpiid, U32_MAX);
 101 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
 102 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
 103 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_acpiid);
 104
 105 #ifdef CONFIG_X86_32
 106
 107 /*
 108  * On x86_32, the mapping between cpu and logical apicid may vary
 109  * depending on apic in use.  The following early percpu variable is
 110  * used for the mapping.  This is where the behaviors of x86_64 and 32
 111  * actually diverge.  Let's keep it ugly for now.
 112  */
 113 DEFINE_EARLY_PER_CPU_READ_MOSTLY(int, x86_cpu_to_logical_apicid, BAD_APICID);
 114
 115 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 116 static int enabled_via_apicbase;
 117
 118 /*
 119  * Handle interrupt mode configuration register (IMCR).
 120  * This register controls whether the interrupt signals
 121  * that reach the BSP come from the master PIC or from the
 122  * local APIC. Before entering Symmetric I/O Mode, either
 123  * the BIOS or the operating system must switch out of
 124  * PIC Mode by changing the IMCR.
 125  */
 126 static inline void imcr_pic_to_apic(void)
 127 {
 128         /* select IMCR register */
 129         outb(0x70, 0x22);
 130         /* NMI and 8259 INTR go through APIC */
 131         outb(0x01, 0x23);
 132 }
 133
 134 static inline void imcr_apic_to_pic(void)
 135 {
 136         /* select IMCR register */
 137         outb(0x70, 0x22);
 138         /* NMI and 8259 INTR go directly to BSP */
 139         outb(0x00, 0x23);
 140 }
 141 #endif
 142
 143 /*
 144  * Knob to control our willingness to enable the local APIC.
 145  *
 146  * +1=force-enable
 147  */
 148 static int force_enable_local_apic __initdata;
 149
 150 /*
 151  * APIC command line parameters
 152  */
 153 static int __init parse_lapic(char *arg)
 154 {
 155         if (IS_ENABLED(CONFIG_X86_32) && !arg)
 156                 force_enable_local_apic = 1;
 157         else if (arg && !strncmp(arg, "notscdeadline", 13))
 158                 setup_clear_cpu_cap(X86_FEATURE_TSC_DEADLINE_TIMER);
 159         return 0;
 160 }
 161 early_param("lapic", parse_lapic);
 162
 163 #ifdef CONFIG_X86_64
 164 static int apic_calibrate_pmtmr __initdata;
 165 static __init int setup_apicpmtimer(char *s)
 166 {
 167         apic_calibrate_pmtmr = 1;
 168         notsc_setup(NULL);
 169         return 0;
 170 }
 171 __setup("apicpmtimer", setup_apicpmtimer);
 172 #endif
 173
 174 unsigned long mp_lapic_addr;
 175 int disable_apic;
 176 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 177 static int disable_apic_timer __initdata;
 178 /* Local APIC timer works in C2 */
 179 int local_apic_timer_c2_ok;
 180 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 181
 182 /*
 183  * Debug level, exported for io_apic.c
 184  */
 185 unsigned int apic_verbosity;
 186
 187 int pic_mode;
 188
 189 /* Have we found an MP table */
 190 int smp_found_config;
 191
 192 static struct resource lapic_resource = {
 193         .name = "Local APIC",
 194         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 195 };
 196
 197 unsigned int lapic_timer_period = 0;
 198
 199 static void apic_pm_activate(void);
 200
 201 static unsigned long apic_phys;
 202
 203 /*
 204  * Get the LAPIC version
 205  */
 206 static inline int lapic_get_version(void)
 207 {
 208         return GET_APIC_VERSION(apic_read(APIC_LVR));
 209 }
 210
 211 /*
 212  * Check, if the APIC is integrated or a separate chip
 213  */
 214 static inline int lapic_is_integrated(void)
 215 {
 216         return APIC_INTEGRATED(lapic_get_version());
 217 }
 218
 219 /*
 220  * Check, whether this is a modern or a first generation APIC
 221  */
 222 static int modern_apic(void)
 223 {
 224         /* AMD systems use old APIC versions, so check the CPU */
 225         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 226             boot_cpu_data.x86 >= 0xf)
 227                 return 1;
 228
 229         /* Hygon systems use modern APIC */
 230         if (boot_cpu_data.x86_vendor == X86_VENDOR_HYGON)
 231                 return 1;
 232
 233         return lapic_get_version() >= 0x14;
 234 }
 235
 236 /*
 237  * right after this call apic become NOOP driven
 238  * so apic->write/read doesn't do anything
 239  */
 240 static void __init apic_disable(void)
 241 {
 242         pr_info("APIC: switched to apic NOOP\n");
 243         apic = &apic_noop;
 244 }
 245
 246 void native_apic_wait_icr_idle(void)
 247 {
 248         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 249                 cpu_relax();
 250 }
 251
 252 u32 native_safe_apic_wait_icr_idle(void)
 253 {
 254         u32 send_status;
 255         int timeout;
 256
 257         timeout = 0;
 258         do {
 259                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 260                 if (!send_status)
 261                         break;
 262                 inc_irq_stat(icr_read_retry_count);
 263                 udelay(100);
 264         } while (timeout++ < 1000);
 265
 266         return send_status;
 267 }
 268
 269 void native_apic_icr_write(u32 low, u32 id)
 270 {
 271         unsigned long flags;
 272
 273         local_irq_save(flags);
 274         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 275         apic_write(APIC_ICR, low);
 276         local_irq_restore(flags);
 277 }
 278
 279 u64 native_apic_icr_read(void)
 280 {
 281         u32 icr1, icr2;
 282
 283         icr2 = apic_read(APIC_ICR2);
 284         icr1 = apic_read(APIC_ICR);
 285
 286         return icr1 | ((u64)icr2 << 32);
 287 }
 288
 289 #ifdef CONFIG_X86_32
 290 /**
 291  * get_physical_broadcast - Get number of physical broadcast IDs
 292  */
 293 int get_physical_broadcast(void)
 294 {
 295         return modern_apic() ? 0xff : 0xf;
 296 }
 297 #endif
 298
 299 /**
 300  * lapic_get_maxlvt - get the maximum number of local vector table entries
 301  */
 302 int lapic_get_maxlvt(void)
 303 {
 304         /*
 305          * - we always have APIC integrated on 64bit mode
 306          * - 82489DXs do not report # of LVT entries
 307          */
 308         return lapic_is_integrated() ? GET_APIC_MAXLVT(apic_read(APIC_LVR)) : 2;
 309 }
 310
 311 /*
 312  * Local APIC timer
 313  */
 314
 315 /* Clock divisor */
 316 #define APIC_DIVISOR 16
 317 #define TSC_DIVISOR  8
 318
 319 /*
 320  * This function sets up the local APIC timer, with a timeout of
 321  * 'clocks' APIC bus clock. During calibration we actually call
 322  * this function twice on the boot CPU, once with a bogus timeout
 323  * value, second time for real. The other (noncalibrating) CPUs
 324  * call this function only once, with the real, calibrated value.
 325  *
 326  * We do reads before writes even if unnecessary, to get around the
 327  * P5 APIC double write bug.
 328  */
 329 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 330 {
 331         unsigned int lvtt_value, tmp_value;
 332
 333         lvtt_value = LOCAL_TIMER_VECTOR;
 334         if (!oneshot)
 335                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 336         else if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 337                 lvtt_value |= APIC_LVT_TIMER_TSCDEADLINE;
 338
 339         if (!lapic_is_integrated())
 340                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 341
 342         if (!irqen)
 343                 lvtt_value |= APIC_LVT_MASKED;
 344
 345         apic_write(APIC_LVTT, lvtt_value);
 346
 347         if (lvtt_value & APIC_LVT_TIMER_TSCDEADLINE) {
 348                 /*
 349                  * See Intel SDM: TSC-Deadline Mode chapter. In xAPIC mode,
 350                  * writing to the APIC LVTT and TSC_DEADLINE MSR isn't serialized.
 351                  * According to Intel, MFENCE can do the serialization here.
 352                  */
 353                 asm volatile("mfence" : : : "memory");
 354
 355                 printk_once(KERN_DEBUG "TSC deadline timer enabled\n");
 356                 return;
 357         }
 358
 359         /*
 360          * Divide PICLK by 16
 361          */
 362         tmp_value = apic_read(APIC_TDCR);
 363         apic_write(APIC_TDCR,
 364                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 365                 APIC_TDR_DIV_16);
 366
 367         if (!oneshot)
 368                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 369 }
 370
 371 /*
 372  * Setup extended LVT, AMD specific
 373  *
 374  * Software should use the LVT offsets the BIOS provides.  The offsets
 375  * are determined by the subsystems using it like those for MCE
 376  * threshold or IBS.  On K8 only offset 0 (APIC500) and MCE interrupts
 377  * are supported. Beginning with family 10h at least 4 offsets are
 378  * available.
 379  *
 380  * Since the offsets must be consistent for all cores, we keep track
 381  * of the LVT offsets in software and reserve the offset for the same
 382  * vector also to be used on other cores. An offset is freed by
 383  * setting the entry to APIC_EILVT_MASKED.
 384  *
 385  * If the BIOS is right, there should be no conflicts. Otherwise a
 386  * "[Firmware Bug]: ..." error message is generated. However, if
 387  * software does not properly determines the offsets, it is not
 388  * necessarily a BIOS bug.
 389  */
 390
 391 static atomic_t eilvt_offsets[APIC_EILVT_NR_MAX];
 392
 393 static inline int eilvt_entry_is_changeable(unsigned int old, unsigned int new)
 394 {
 395         return (old & APIC_EILVT_MASKED)
 396                 || (new == APIC_EILVT_MASKED)
 397                 || ((new & ~APIC_EILVT_MASKED) == old);
 398 }
 399
 400 static unsigned int reserve_eilvt_offset(int offset, unsigned int new)
 401 {
 402         unsigned int rsvd, vector;
 403
 404         if (offset >= APIC_EILVT_NR_MAX)
 405                 return ~0;
 406
 407         rsvd = atomic_read(&eilvt_offsets[offset]);
 408         do {
 409                 vector = rsvd & ~APIC_EILVT_MASKED;     /* 0: unassigned */
 410                 if (vector && !eilvt_entry_is_changeable(vector, new))
 411                         /* may not change if vectors are different */
 412                         return rsvd;
 413                 rsvd = atomic_cmpxchg(&eilvt_offsets[offset], rsvd, new);
 414         } while (rsvd != new);
 415
 416         rsvd &= ~APIC_EILVT_MASKED;
 417         if (rsvd && rsvd != vector)
 418                 pr_info("LVT offset %d assigned for vector 0x%02x\n",
 419                         offset, rsvd);
 420
 421         return new;
 422 }
 423
 424 /*
 425  * If mask=1, the LVT entry does not generate interrupts while mask=0
 426  * enables the vector. See also the BKDGs. Must be called with
 427  * preemption disabled.
 428  */
 429
 430 int setup_APIC_eilvt(u8 offset, u8 vector, u8 msg_type, u8 mask)
 431 {
 432         unsigned long reg = APIC_EILVTn(offset);
 433         unsigned int new, old, reserved;
 434
 435         new = (mask << 16) | (msg_type << 8) | vector;
 436         old = apic_read(reg);
 437         reserved = reserve_eilvt_offset(offset, new);
 438
 439         if (reserved != new) {
 440                 pr_err(FW_BUG "cpu %d, try to use APIC%lX (LVT offset %d) for "
 441                        "vector 0x%x, but the register is already in use for "
 442                        "vector 0x%x on another cpu\n",
 443                        smp_processor_id(), reg, offset, new, reserved);
 444                 return -EINVAL;
 445         }
 446
 447         if (!eilvt_entry_is_changeable(old, new)) {
 448                 pr_err(FW_BUG "cpu %d, try to use APIC%lX (LVT offset %d) for "
 449                        "vector 0x%x, but the register is already in use for "
 450                        "vector 0x%x on this cpu\n",
 451                        smp_processor_id(), reg, offset, new, old);
 452                 return -EBUSY;
 453         }
 454
 455         apic_write(reg, new);
 456
 457         return 0;
 458 }
 459 EXPORT_SYMBOL_GPL(setup_APIC_eilvt);
 460
 461 /*
 462  * Program the next event, relative to now
 463  */
 464 static int lapic_next_event(unsigned long delta,
 465                             struct clock_event_device *evt)
 466 {
 467         apic_write(APIC_TMICT, delta);
 468         return 0;
 469 }
 470
 471 static int lapic_next_deadline(unsigned long delta,
 472                                struct clock_event_device *evt)
 473 {
 474         u64 tsc;
 475
 476         tsc = rdtsc();
 477         wrmsrl(MSR_IA32_TSC_DEADLINE, tsc + (((u64) delta) * TSC_DIVISOR));
 478         return 0;
 479 }
 480
 481 static int lapic_timer_shutdown(struct clock_event_device *evt)
 482 {
 483         unsigned int v;
 484
 485         /* Lapic used as dummy for broadcast ? */
 486         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 487                 return 0;
 488
 489         v = apic_read(APIC_LVTT);
 490         v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 491         apic_write(APIC_LVTT, v);
 492         apic_write(APIC_TMICT, 0);
 493         return 0;
 494 }
 495
 496 static inline int
 497 lapic_timer_set_periodic_oneshot(struct clock_event_device *evt, bool oneshot)
 498 {
 499         /* Lapic used as dummy for broadcast ? */
 500         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 501                 return 0;
 502
 503         __setup_APIC_LVTT(lapic_timer_period, oneshot, 1);
 504         return 0;
 505 }
 506
 507 static int lapic_timer_set_periodic(struct clock_event_device *evt)
 508 {
 509         return lapic_timer_set_periodic_oneshot(evt, false);
 510 }
 511
 512 static int lapic_timer_set_oneshot(struct clock_event_device *evt)
 513 {
 514         return lapic_timer_set_periodic_oneshot(evt, true);
 515 }
 516
 517 /*
 518  * Local APIC timer broadcast function
 519  */
 520 static void lapic_timer_broadcast(const struct cpumask *mask)
 521 {
 522 #ifdef CONFIG_SMP
 523         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 524 #endif
 525 }
 526
 527
 528 /*
 529  * The local apic timer can be used for any function which is CPU local.
 530  */
 531 static struct clock_event_device lapic_clockevent = {
 532         .name                           = "lapic",
 533         .features                       = CLOCK_EVT_FEAT_PERIODIC |
 534                                           CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_C3STOP
 535                                           | CLOCK_EVT_FEAT_DUMMY,
 536         .shift                          = 32,
 537         .set_state_shutdown             = lapic_timer_shutdown,
 538         .set_state_periodic             = lapic_timer_set_periodic,
 539         .set_state_oneshot              = lapic_timer_set_oneshot,
 540         .set_state_oneshot_stopped      = lapic_timer_shutdown,
 541         .set_next_event                 = lapic_next_event,
 542         .broadcast                      = lapic_timer_broadcast,
 543         .rating                         = 100,
 544         .irq                            = -1,
 545 };
 546 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 547
 548 #define DEADLINE_MODEL_MATCH_FUNC(model, func)  \
 549         { X86_VENDOR_INTEL, 6, model, X86_FEATURE_ANY, (unsigned long)&func }
 550
 551 #define DEADLINE_MODEL_MATCH_REV(model, rev)    \
 552         { X86_VENDOR_INTEL, 6, model, X86_FEATURE_ANY, (unsigned long)rev }
 553
 554 static u32 hsx_deadline_rev(void)
 555 {
 556         switch (boot_cpu_data.x86_stepping) {
 557         case 0x02: return 0x3a; /* EP */
 558         case 0x04: return 0x0f; /* EX */
 559         }
 560
 561         return ~0U;
 562 }
 563
 564 static u32 bdx_deadline_rev(void)
 565 {
 566         switch (boot_cpu_data.x86_stepping) {
 567         case 0x02: return 0x00000011;
 568         case 0x03: return 0x0700000e;
 569         case 0x04: return 0x0f00000c;
 570         case 0x05: return 0x0e000003;
 571         }
 572
 573         return ~0U;
 574 }
 575
 576 static u32 skx_deadline_rev(void)
 577 {
 578         switch (boot_cpu_data.x86_stepping) {
 579         case 0x03: return 0x01000136;
 580         case 0x04: return 0x02000014;
 581         }
 582
 583         if (boot_cpu_data.x86_stepping > 4)
 584                 return 0;
 585
 586         return ~0U;
 587 }
 588
 589 static const struct x86_cpu_id deadline_match[] = {
 590         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_HASWELL_X,        hsx_deadline_rev),
 591         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_X,      0x0b000020),
 592         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_BROADWELL_XEON_D, bdx_deadline_rev),
 593         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_SKYLAKE_X,        skx_deadline_rev),
 594
 595         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_CORE,     0x22),
 596         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_ULT,      0x20),
 597         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_GT3E,     0x17),
 598
 599         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_CORE,   0x25),
 600         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_GT3E,   0x17),
 601
 602         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_MOBILE,   0xb2),
 603         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_DESKTOP,  0xb2),
 604
 605         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_KABYLAKE_MOBILE,  0x52),
 606         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_KABYLAKE_DESKTOP, 0x52),
 607
 608         {},
 609 };
 610
 611 static void apic_check_deadline_errata(void)
 612 {
 613         const struct x86_cpu_id *m;
 614         u32 rev;
 615
 616         if (!boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER) ||
 617             boot_cpu_has(X86_FEATURE_HYPERVISOR))
 618                 return;
 619
 620         m = x86_match_cpu(deadline_match);
 621         if (!m)
 622                 return;
 623
 624         /*
 625          * Function pointers will have the MSB set due to address layout,
 626          * immediate revisions will not.
 627          */
 628         if ((long)m->driver_data < 0)
 629                 rev = ((u32 (*)(void))(m->driver_data))();
 630         else
 631                 rev = (u32)m->driver_data;
 632
 633         if (boot_cpu_data.microcode >= rev)
 634                 return;
 635
 636         setup_clear_cpu_cap(X86_FEATURE_TSC_DEADLINE_TIMER);
 637         pr_err(FW_BUG "TSC_DEADLINE disabled due to Errata; "
 638                "please update microcode to version: 0x%x (or later)\n", rev);
 639 }
 640
 641 /*
 642  * Setup the local APIC timer for this CPU. Copy the initialized values
 643  * of the boot CPU and register the clock event in the framework.
 644  */
 645 static void setup_APIC_timer(void)
 646 {
 647         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 648
 649         if (this_cpu_has(X86_FEATURE_ARAT)) {
 650                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_C3STOP;
 651                 /* Make LAPIC timer preferrable over percpu HPET */
 652                 lapic_clockevent.rating = 150;
 653         }
 654
 655         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 656         levt->cpumask = cpumask_of(smp_processor_id());
 657
 658         if (this_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER)) {
 659                 levt->name = "lapic-deadline";
 660                 levt->features &= ~(CLOCK_EVT_FEAT_PERIODIC |
 661                                     CLOCK_EVT_FEAT_DUMMY);
 662                 levt->set_next_event = lapic_next_deadline;
 663                 clockevents_config_and_register(levt,
 664                                                 tsc_khz * (1000 / TSC_DIVISOR),
 665                                                 0xF, ~0UL);
 666         } else
 667                 clockevents_register_device(levt);
 668 }
 669
 670 /*
 671  * Install the updated TSC frequency from recalibration at the TSC
 672  * deadline clockevent devices.
 673  */
 674 static void __lapic_update_tsc_freq(void *info)
 675 {
 676         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 677
 678         if (!this_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 679                 return;
 680
 681         clockevents_update_freq(levt, tsc_khz * (1000 / TSC_DIVISOR));
 682 }
 683
 684 void lapic_update_tsc_freq(void)
 685 {
 686         /*
 687          * The clockevent device's ->mult and ->shift can both be
 688          * changed. In order to avoid races, schedule the frequency
 689          * update code on each CPU.
 690          */
 691         on_each_cpu(__lapic_update_tsc_freq, NULL, 0);
 692 }
 693
 694 /*
 695  * In this functions we calibrate APIC bus clocks to the external timer.
 696  *
 697  * We want to do the calibration only once since we want to have local timer
 698  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 699  * frequency.
 700  *
 701  * This was previously done by reading the PIT/HPET and waiting for a wrap
 702  * around to find out, that a tick has elapsed. I have a box, where the PIT
 703  * readout is broken, so it never gets out of the wait loop again. This was
 704  * also reported by others.
 705  *
 706  * Monitoring the jiffies value is inaccurate and the clockevents
 707  * infrastructure allows us to do a simple substitution of the interrupt
 708  * handler.
 709  *
 710  * The calibration routine also uses the pm_timer when possible, as the PIT
 711  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 712  * back to normal later in the boot process).
 713  */
 714
 715 #define LAPIC_CAL_LOOPS         (HZ/10)
 716
 717 static __initdata int lapic_cal_loops = -1;
 718 static __initdata long lapic_cal_t1, lapic_cal_t2;
 719 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 720 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 721 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 722
 723 /*
 724  * Temporary interrupt handler.
 725  */
 726 static void __init lapic_cal_handler(struct clock_event_device *dev)
 727 {
 728         unsigned long long tsc = 0;
 729         long tapic = apic_read(APIC_TMCCT);
 730         unsigned long pm = acpi_pm_read_early();
 731
 732         if (boot_cpu_has(X86_FEATURE_TSC))
 733                 tsc = rdtsc();
 734
 735         switch (lapic_cal_loops++) {
 736         case 0:
 737                 lapic_cal_t1 = tapic;
 738                 lapic_cal_tsc1 = tsc;
 739                 lapic_cal_pm1 = pm;
 740                 lapic_cal_j1 = jiffies;
 741                 break;
 742
 743         case LAPIC_CAL_LOOPS:
 744                 lapic_cal_t2 = tapic;
 745                 lapic_cal_tsc2 = tsc;
 746                 if (pm < lapic_cal_pm1)
 747                         pm += ACPI_PM_OVRRUN;
 748                 lapic_cal_pm2 = pm;
 749                 lapic_cal_j2 = jiffies;
 750                 break;
 751         }
 752 }
 753
 754 static int __init
 755 calibrate_by_pmtimer(long deltapm, long *delta, long *deltatsc)
 756 {
 757         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 758         const long pm_thresh = pm_100ms / 100;
 759         unsigned long mult;
 760         u64 res;
 761
 762 #ifndef CONFIG_X86_PM_TIMER
 763         return -1;
 764 #endif
 765
 766         apic_printk(APIC_VERBOSE, "... PM-Timer delta = %ld\n", deltapm);
 767
 768         /* Check, if the PM timer is available */
 769         if (!deltapm)
 770                 return -1;
 771
 772         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 773
 774         if (deltapm > (pm_100ms - pm_thresh) &&
 775             deltapm < (pm_100ms + pm_thresh)) {
 776                 apic_printk(APIC_VERBOSE, "... PM-Timer result ok\n");
 777                 return 0;
 778         }
 779
 780         res = (((u64)deltapm) *  mult) >> 22;
 781         do_div(res, 1000000);
 782         pr_warning("APIC calibration not consistent "
 783                    "with PM-Timer: %ldms instead of 100ms\n",(long)res);
 784
 785         /* Correct the lapic counter value */
 786         res = (((u64)(*delta)) * pm_100ms);
 787         do_div(res, deltapm);
 788         pr_info("APIC delta adjusted to PM-Timer: "
 789                 "%lu (%ld)\n", (unsigned long)res, *delta);
 790         *delta = (long)res;
 791
 792         /* Correct the tsc counter value */
 793         if (boot_cpu_has(X86_FEATURE_TSC)) {
 794                 res = (((u64)(*deltatsc)) * pm_100ms);
 795                 do_div(res, deltapm);
 796                 apic_printk(APIC_VERBOSE, "TSC delta adjusted to "
 797                                           "PM-Timer: %lu (%ld)\n",
 798                                         (unsigned long)res, *deltatsc);
 799                 *deltatsc = (long)res;
 800         }
 801
 802         return 0;
 803 }
 804
 805 static int __init lapic_init_clockevent(void)
 806 {
 807         if (!lapic_timer_period)
 808                 return -1;
 809
 810         /* Calculate the scaled math multiplication factor */
 811         lapic_clockevent.mult = div_sc(lapic_timer_period/APIC_DIVISOR,
 812                                         TICK_NSEC, lapic_clockevent.shift);
 813         lapic_clockevent.max_delta_ns =
 814                 clockevent_delta2ns(0x7FFFFFFF, &lapic_clockevent);
 815         lapic_clockevent.max_delta_ticks = 0x7FFFFFFF;
 816         lapic_clockevent.min_delta_ns =
 817                 clockevent_delta2ns(0xF, &lapic_clockevent);
 818         lapic_clockevent.min_delta_ticks = 0xF;
 819
 820         return 0;
 821 }
 822
 823 bool __init apic_needs_pit(void)
 824 {
 825         /*
 826          * If the frequencies are not known, PIT is required for both TSC
 827          * and apic timer calibration.
 828          */
 829         if (!tsc_khz || !cpu_khz)
 830                 return true;
 831
 832         /* Is there an APIC at all? */
 833         if (!boot_cpu_has(X86_FEATURE_APIC))
 834                 return true;
 835
 836         /* Deadline timer is based on TSC so no further PIT action required */
 837         if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 838                 return false;
 839
 840         /* APIC timer disabled? */
 841         if (disable_apic_timer)
 842                 return true;
 843         /*
 844          * The APIC timer frequency is known already, no PIT calibration
 845          * required. If unknown, let the PIT be initialized.
 846          */
 847         return lapic_timer_period == 0;
 848 }
 849
 850 static int __init calibrate_APIC_clock(void)
 851 {
 852         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 853         void (*real_handler)(struct clock_event_device *dev);
 854         unsigned long deltaj;
 855         long delta, deltatsc;
 856         int pm_referenced = 0;
 857
 858         if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 859                 return 0;
 860
 861         /*
 862          * Check if lapic timer has already been calibrated by platform
 863          * specific routine, such as tsc calibration code. If so just fill
 864          * in the clockevent structure and return.
 865          */
 866         if (!lapic_init_clockevent()) {
 867                 apic_printk(APIC_VERBOSE, "lapic timer already calibrated %d\n",
 868                             lapic_timer_period);
 869                 /*
 870                  * Direct calibration methods must have an always running
 871                  * local APIC timer, no need for broadcast timer.
 872                  */
 873                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 874                 return 0;
 875         }
 876
 877         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 878                     "calibrating APIC timer ...\n");
 879
 880         local_irq_disable();
 881
 882         /* Replace the global interrupt handler */
 883         real_handler = global_clock_event->event_handler;
 884         global_clock_event->event_handler = lapic_cal_handler;
 885
 886         /*
 887          * Setup the APIC counter to maximum. There is no way the lapic
 888          * can underflow in the 100ms detection time frame
 889          */
 890         __setup_APIC_LVTT(0xffffffff, 0, 0);
 891
 892         /* Let the interrupts run */
 893         local_irq_enable();
 894
 895         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 896                 cpu_relax();
 897
 898         local_irq_disable();
 899
 900         /* Restore the real event handler */
 901         global_clock_event->event_handler = real_handler;
 902
 903         /* Build delta t1-t2 as apic timer counts down */
 904         delta = lapic_cal_t1 - lapic_cal_t2;
 905         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 906
 907         deltatsc = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 908
 909         /* we trust the PM based calibration if possible */
 910         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 911                                         &delta, &deltatsc);
 912
 913         lapic_timer_period = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 914         lapic_init_clockevent();
 915
 916         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 917         apic_printk(APIC_VERBOSE, "..... mult: %u\n", lapic_clockevent.mult);
 918         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 919                     lapic_timer_period);
 920
 921         if (boot_cpu_has(X86_FEATURE_TSC)) {
 922                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 923                             "%ld.%04ld MHz.\n",
 924                             (deltatsc / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 925                             (deltatsc / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 926         }
 927
 928         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 929                     "%u.%04u MHz.\n",
 930                     lapic_timer_period / (1000000 / HZ),
 931                     lapic_timer_period % (1000000 / HZ));
 932
 933         /*
 934          * Do a sanity check on the APIC calibration result
 935          */
 936         if (lapic_timer_period < (1000000 / HZ)) {
 937                 local_irq_enable();
 938                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 939                 return -1;
 940         }
 941
 942         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 943
 944         /*
 945          * PM timer calibration failed or not turned on
 946          * so lets try APIC timer based calibration
 947          */
 948         if (!pm_referenced) {
 949                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 950
 951                 /*
 952                  * Setup the apic timer manually
 953                  */
 954                 levt->event_handler = lapic_cal_handler;
 955                 lapic_timer_set_periodic(levt);
 956                 lapic_cal_loops = -1;
 957
 958                 /* Let the interrupts run */
 959                 local_irq_enable();
 960
 961                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 962                         cpu_relax();
 963
 964                 /* Stop the lapic timer */
 965                 local_irq_disable();
 966                 lapic_timer_shutdown(levt);
 967
 968                 /* Jiffies delta */
 969                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 970                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 971
 972                 /* Check, if the jiffies result is consistent */
 973                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 974                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 975                 else
 976                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 977         }
 978         local_irq_enable();
 979
 980         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 981                 pr_warning("APIC timer disabled due to verification failure\n");
 982                 return -1;
 983         }
 984
 985         return 0;
 986 }
 987
 988 /*
 989  * Setup the boot APIC
 990  *
 991  * Calibrate and verify the result.
 992  */
 993 void __init setup_boot_APIC_clock(void)
 994 {
 995         /*
 996          * The local apic timer can be disabled via the kernel
 997          * commandline or from the CPU detection code. Register the lapic
 998          * timer as a dummy clock event source on SMP systems, so the
 999          * broadcast mechanism is used. On UP systems simply ignore it.
1000          */
1001         if (disable_apic_timer) {
1002                 pr_info("Disabling APIC timer\n");
1003                 /* No broadcast on UP ! */
1004                 if (num_possible_cpus() > 1) {
1005                         lapic_clockevent.mult = 1;
1006                         setup_APIC_timer();
1007                 }
1008                 return;
1009         }
1010
1011         if (calibrate_APIC_clock()) {
1012                 /* No broadcast on UP ! */
1013                 if (num_possible_cpus() > 1)
1014                         setup_APIC_timer();
1015                 return;
1016         }
1017
1018         /*
1019          * If nmi_watchdog is set to IO_APIC, we need the
1020          * PIT/HPET going.  Otherwise register lapic as a dummy
1021          * device.
1022          */
1023         lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
1024
1025         /* Setup the lapic or request the broadcast */
1026         setup_APIC_timer();
1027         amd_e400_c1e_apic_setup();
1028 }
1029
1030 void setup_secondary_APIC_clock(void)
1031 {
1032         setup_APIC_timer();
1033         amd_e400_c1e_apic_setup();
1034 }
1035
1036 /*
1037  * The guts of the apic timer interrupt
1038  */
1039 static void local_apic_timer_interrupt(void)
1040 {
1041         struct clock_event_device *evt = this_cpu_ptr(&lapic_events);
1042
1043         /*
1044          * Normally we should not be here till LAPIC has been initialized but
1045          * in some cases like kdump, its possible that there is a pending LAPIC
1046          * timer interrupt from previous kernel's context and is delivered in
1047          * new kernel the moment interrupts are enabled.
1048          *
1049          * Interrupts are enabled early and LAPIC is setup much later, hence
1050          * its possible that when we get here evt->event_handler is NULL.
1051          * Check for event_handler being NULL and discard the interrupt as
1052          * spurious.
1053          */
1054         if (!evt->event_handler) {
1055                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n",
1056                            smp_processor_id());
1057                 /* Switch it off */
1058                 lapic_timer_shutdown(evt);
1059                 return;
1060         }
1061
1062         /*
1063          * the NMI deadlock-detector uses this.
1064          */
1065         inc_irq_stat(apic_timer_irqs);
1066
1067         evt->event_handler(evt);
1068 }
1069
1070 /*
1071  * Local APIC timer interrupt. This is the most natural way for doing
1072  * local interrupts, but local timer interrupts can be emulated by
1073  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1074  *
1075  * [ if a single-CPU system runs an SMP kernel then we call the local
1076  *   interrupt as well. Thus we cannot inline the local irq ... ]
1077  */
1078 __visible void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
1079 {
1080         struct pt_regs *old_regs = set_irq_regs(regs);
1081
1082         /*
1083          * NOTE! We'd better ACK the irq immediately,
1084          * because timer handling can be slow.
1085          *
1086          * update_process_times() expects us to have done irq_enter().
1087          * Besides, if we don't timer interrupts ignore the global
1088          * interrupt lock, which is the WrongThing (tm) to do.
1089          */
1090         entering_ack_irq();
1091         trace_local_timer_entry(LOCAL_TIMER_VECTOR);
1092         local_apic_timer_interrupt();
1093         trace_local_timer_exit(LOCAL_TIMER_VECTOR);
1094         exiting_irq();
1095
1096         set_irq_regs(old_regs);
1097 }
1098
1099 int setup_profiling_timer(unsigned int multiplier)
1100 {
1101         return -EINVAL;
1102 }
1103
1104 /*
1105  * Local APIC start and shutdown
1106  */
1107
1108 /**
1109  * clear_local_APIC - shutdown the local APIC
1110  *
1111  * This is called, when a CPU is disabled and before rebooting, so the state of
1112  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
1113  * leftovers during boot.
1114  */
1115 void clear_local_APIC(void)
1116 {
1117         int maxlvt;
1118         u32 v;
1119
1120         /* APIC hasn't been mapped yet */
1121         if (!x2apic_mode && !apic_phys)
1122                 return;
1123
1124         maxlvt = lapic_get_maxlvt();
1125         /*
1126          * Masking an LVT entry can trigger a local APIC error
1127          * if the vector is zero. Mask LVTERR first to prevent this.
1128          */
1129         if (maxlvt >= 3) {
1130                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
1131                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
1132         }
1133         /*
1134          * Careful: we have to set masks only first to deassert
1135          * any level-triggered sources.
1136          */
1137         v = apic_read(APIC_LVTT);
1138         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
1139         v = apic_read(APIC_LVT0);
1140         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
1141         v = apic_read(APIC_LVT1);
1142         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
1143         if (maxlvt >= 4) {
1144                 v = apic_read(APIC_LVTPC);
1145                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
1146         }
1147
1148         /* lets not touch this if we didn't frob it */
1149 #ifdef CONFIG_X86_THERMAL_VECTOR
1150         if (maxlvt >= 5) {
1151                 v = apic_read(APIC_LVTTHMR);
1152                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
1153         }
1154 #endif
1155 #ifdef CONFIG_X86_MCE_INTEL
1156         if (maxlvt >= 6) {
1157                 v = apic_read(APIC_LVTCMCI);
1158                 if (!(v & APIC_LVT_MASKED))
1159                         apic_write(APIC_LVTCMCI, v | APIC_LVT_MASKED);
1160         }
1161 #endif
1162
1163         /*
1164          * Clean APIC state for other OSs:
1165          */
1166         apic_write(APIC_LVTT, APIC_LVT_MASKED);
1167         apic_write(APIC_LVT0, APIC_LVT_MASKED);
1168         apic_write(APIC_LVT1, APIC_LVT_MASKED);
1169         if (maxlvt >= 3)
1170                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
1171         if (maxlvt >= 4)
1172                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
1173
1174         /* Integrated APIC (!82489DX) ? */
1175         if (lapic_is_integrated()) {
1176                 if (maxlvt > 3)
1177                         /* Clear ESR due to Pentium errata 3AP and 11AP */
1178                         apic_write(APIC_ESR, 0);
1179                 apic_read(APIC_ESR);
1180         }
1181 }
1182
1183 /**
1184  * disable_local_APIC - clear and disable the local APIC
1185  */
1186 void disable_local_APIC(void)
1187 {
1188         unsigned int value;
1189
1190         /* APIC hasn't been mapped yet */
1191         if (!x2apic_mode && !apic_phys)
1192                 return;
1193
1194         clear_local_APIC();
1195
1196         /*
1197          * Disable APIC (implies clearing of registers
1198          * for 82489DX!).
1199          */
1200         value = apic_read(APIC_SPIV);
1201         value &= ~APIC_SPIV_APIC_ENABLED;
1202         apic_write(APIC_SPIV, value);
1203
1204 #ifdef CONFIG_X86_32
1205         /*
1206          * When LAPIC was disabled by the BIOS and enabled by the kernel,
1207          * restore the disabled state.
1208          */
1209         if (enabled_via_apicbase) {
1210                 unsigned int l, h;
1211
1212                 rdmsr(MSR_IA32_APICBASE, l, h);
1213                 l &= ~MSR_IA32_APICBASE_ENABLE;
1214                 wrmsr(MSR_IA32_APICBASE, l, h);
1215         }
1216 #endif
1217 }
1218
1219 /*
1220  * If Linux enabled the LAPIC against the BIOS default disable it down before
1221  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
1222  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
1223  * for the case where Linux didn't enable the LAPIC.
1224  */
1225 void lapic_shutdown(void)
1226 {
1227         unsigned long flags;
1228
1229         if (!boot_cpu_has(X86_FEATURE_APIC) && !apic_from_smp_config())
1230                 return;
1231
1232         local_irq_save(flags);
1233
1234 #ifdef CONFIG_X86_32
1235         if (!enabled_via_apicbase)
1236                 clear_local_APIC();
1237         else
1238 #endif
1239                 disable_local_APIC();
1240
1241
1242         local_irq_restore(flags);
1243 }
1244
1245 /**
1246  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1247  */
1248 void __init sync_Arb_IDs(void)
1249 {
1250         /*
1251          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1252          * needed on AMD.
1253          */
1254         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1255                 return;
1256
1257         /*
1258          * Wait for idle.
1259          */
1260         apic_wait_icr_idle();
1261
1262         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1263         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1264                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1265 }
1266
1267 enum apic_intr_mode_id apic_intr_mode;
1268
1269 static int __init apic_intr_mode_select(void)
1270 {
1271         /* Check kernel option */
1272         if (disable_apic) {
1273                 pr_info("APIC disabled via kernel command line\n");
1274                 return APIC_PIC;
1275         }
1276
1277         /* Check BIOS */
1278 #ifdef CONFIG_X86_64
1279         /* On 64-bit, the APIC must be integrated, Check local APIC only */
1280         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1281                 disable_apic = 1;
1282                 pr_info("APIC disabled by BIOS\n");
1283                 return APIC_PIC;
1284         }
1285 #else
1286         /* On 32-bit, the APIC may be integrated APIC or 82489DX */
1287
1288         /* Neither 82489DX nor integrated APIC ? */
1289         if (!boot_cpu_has(X86_FEATURE_APIC) && !smp_found_config) {
1290                 disable_apic = 1;
1291                 return APIC_PIC;
1292         }
1293
1294         /* If the BIOS pretends there is an integrated APIC ? */
1295         if (!boot_cpu_has(X86_FEATURE_APIC) &&
1296                 APIC_INTEGRATED(boot_cpu_apic_version)) {
1297                 disable_apic = 1;
1298                 pr_err(FW_BUG "Local APIC %d not detected, force emulation\n",
1299                                        boot_cpu_physical_apicid);
1300                 return APIC_PIC;
1301         }
1302 #endif
1303
1304         /* Check MP table or ACPI MADT configuration */
1305         if (!smp_found_config) {
1306                 disable_ioapic_support();
1307                 if (!acpi_lapic) {
1308                         pr_info("APIC: ACPI MADT or MP tables are not detected\n");
1309                         return APIC_VIRTUAL_WIRE_NO_CONFIG;
1310                 }
1311                 return APIC_VIRTUAL_WIRE;
1312         }
1313
1314 #ifdef CONFIG_SMP
1315         /* If SMP should be disabled, then really disable it! */
1316         if (!setup_max_cpus) {
1317                 pr_info("APIC: SMP mode deactivated\n");
1318                 return APIC_SYMMETRIC_IO_NO_ROUTING;
1319         }
1320
1321         if (read_apic_id() != boot_cpu_physical_apicid) {
1322                 panic("Boot APIC ID in local APIC unexpected (%d vs %d)",
1323                      read_apic_id(), boot_cpu_physical_apicid);
1324                 /* Or can we switch back to PIC here? */
1325         }
1326 #endif
1327
1328         return APIC_SYMMETRIC_IO;
1329 }
1330
1331 /*
1332  * An initial setup of the virtual wire mode.
1333  */
1334 void __init init_bsp_APIC(void)
1335 {
1336         unsigned int value;
1337
1338         /*
1339          * Don't do the setup now if we have a SMP BIOS as the
1340          * through-I/O-APIC virtual wire mode might be active.
1341          */
1342         if (smp_found_config || !boot_cpu_has(X86_FEATURE_APIC))
1343                 return;
1344
1345         /*
1346          * Do not trust the local APIC being empty at bootup.
1347          */
1348         clear_local_APIC();
1349
1350         /*
1351          * Enable APIC.
1352          */
1353         value = apic_read(APIC_SPIV);
1354         value &= ~APIC_VECTOR_MASK;
1355         value |= APIC_SPIV_APIC_ENABLED;
1356
1357 #ifdef CONFIG_X86_32
1358         /* This bit is reserved on P4/Xeon and should be cleared */
1359         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1360             (boot_cpu_data.x86 == 15))
1361                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1362         else
1363 #endif
1364                 value |= APIC_SPIV_FOCUS_DISABLED;
1365         value |= SPURIOUS_APIC_VECTOR;
1366         apic_write(APIC_SPIV, value);
1367
1368         /*
1369          * Set up the virtual wire mode.
1370          */
1371         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1372         value = APIC_DM_NMI;
1373         if (!lapic_is_integrated())             /* 82489DX */
1374                 value |= APIC_LVT_LEVEL_TRIGGER;
1375         if (apic_extnmi == APIC_EXTNMI_NONE)
1376                 value |= APIC_LVT_MASKED;
1377         apic_write(APIC_LVT1, value);
1378 }
1379
1380 static void __init apic_bsp_setup(bool upmode);
1381
1382 /* Init the interrupt delivery mode for the BSP */
1383 void __init apic_intr_mode_init(void)
1384 {
1385         bool upmode = IS_ENABLED(CONFIG_UP_LATE_INIT);
1386
1387         apic_intr_mode = apic_intr_mode_select();
1388
1389         switch (apic_intr_mode) {
1390         case APIC_PIC:
1391                 pr_info("APIC: Keep in PIC mode(8259)\n");
1392                 return;
1393         case APIC_VIRTUAL_WIRE:
1394                 pr_info("APIC: Switch to virtual wire mode setup\n");
1395                 default_setup_apic_routing();
1396                 break;
1397         case APIC_VIRTUAL_WIRE_NO_CONFIG:
1398                 pr_info("APIC: Switch to virtual wire mode setup with no configuration\n");
1399                 upmode = true;
1400                 default_setup_apic_routing();
1401                 break;
1402         case APIC_SYMMETRIC_IO:
1403                 pr_info("APIC: Switch to symmetric I/O mode setup\n");
1404                 default_setup_apic_routing();
1405                 break;
1406         case APIC_SYMMETRIC_IO_NO_ROUTING:
1407                 pr_info("APIC: Switch to symmetric I/O mode setup in no SMP routine\n");
1408                 break;
1409         }
1410
1411         apic_bsp_setup(upmode);
1412 }
1413
1414 static void lapic_setup_esr(void)
1415 {
1416         unsigned int oldvalue, value, maxlvt;
1417
1418         if (!lapic_is_integrated()) {
1419                 pr_info("No ESR for 82489DX.\n");
1420                 return;
1421         }
1422
1423         if (apic->disable_esr) {
1424                 /*
1425                  * Something untraceable is creating bad interrupts on
1426                  * secondary quads ... for the moment, just leave the
1427                  * ESR disabled - we can't do anything useful with the
1428                  * errors anyway - mbligh
1429                  */
1430                 pr_info("Leaving ESR disabled.\n");
1431                 return;
1432         }
1433
1434         maxlvt = lapic_get_maxlvt();
1435         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1436                 apic_write(APIC_ESR, 0);
1437         oldvalue = apic_read(APIC_ESR);
1438
1439         /* enables sending errors */
1440         value = ERROR_APIC_VECTOR;
1441         apic_write(APIC_LVTERR, value);
1442
1443         /*
1444          * spec says clear errors after enabling vector.
1445          */
1446         if (maxlvt > 3)
1447                 apic_write(APIC_ESR, 0);
1448         value = apic_read(APIC_ESR);
1449         if (value != oldvalue)
1450                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1451                         "vector: 0x%08x  after: 0x%08x\n",
1452                         oldvalue, value);
1453 }
1454
1455 static void apic_pending_intr_clear(void)
1456 {
1457         long long max_loops = cpu_khz ? cpu_khz : 1000000;
1458         unsigned long long tsc = 0, ntsc;
1459         unsigned int queued;
1460         unsigned long value;
1461         int i, j, acked = 0;
1462
1463         if (boot_cpu_has(X86_FEATURE_TSC))
1464                 tsc = rdtsc();
1465         /*
1466          * After a crash, we no longer service the interrupts and a pending
1467          * interrupt from previous kernel might still have ISR bit set.
1468          *
1469          * Most probably by now CPU has serviced that pending interrupt and
1470          * it might not have done the ack_APIC_irq() because it thought,
1471          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1472          * does not clear the ISR bit and cpu thinks it has already serivced
1473          * the interrupt. Hence a vector might get locked. It was noticed
1474          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1475          */
1476         do {
1477                 queued = 0;
1478                 for (i = APIC_ISR_NR - 1; i >= 0; i--)
1479                         queued |= apic_read(APIC_IRR + i*0x10);
1480
1481                 for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1482                         value = apic_read(APIC_ISR + i*0x10);
1483                         for_each_set_bit(j, &value, 32) {
1484                                 ack_APIC_irq();
1485                                 acked++;
1486                         }
1487                 }
1488                 if (acked > 256) {
1489                         pr_err("LAPIC pending interrupts after %d EOI\n", acked);
1490                         break;
1491                 }
1492                 if (queued) {
1493                         if (boot_cpu_has(X86_FEATURE_TSC) && cpu_khz) {
1494                                 ntsc = rdtsc();
1495                                 max_loops = (cpu_khz << 10) - (ntsc - tsc);
1496                         } else {
1497                                 max_loops--;
1498                         }
1499                 }
1500         } while (queued && max_loops > 0);
1501         WARN_ON(max_loops <= 0);
1502 }
1503
1504 /**
1505  * setup_local_APIC - setup the local APIC
1506  *
1507  * Used to setup local APIC while initializing BSP or bringing up APs.
1508  * Always called with preemption disabled.
1509  */
1510 static void setup_local_APIC(void)
1511 {
1512         int cpu = smp_processor_id();
1513         unsigned int value;
1514 #ifdef CONFIG_X86_32
1515         int logical_apicid, ldr_apicid;
1516 #endif
1517
1518
1519         if (disable_apic) {
1520                 disable_ioapic_support();
1521                 return;
1522         }
1523
1524 #ifdef CONFIG_X86_32
1525         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1526         if (lapic_is_integrated() && apic->disable_esr) {
1527                 apic_write(APIC_ESR, 0);
1528                 apic_write(APIC_ESR, 0);
1529                 apic_write(APIC_ESR, 0);
1530                 apic_write(APIC_ESR, 0);
1531         }
1532 #endif
1533         perf_events_lapic_init();
1534
1535         /*
1536          * Double-check whether this APIC is really registered.
1537          * This is meaningless in clustered apic mode, so we skip it.
1538          */
1539         BUG_ON(!apic->apic_id_registered());
1540
1541         /*
1542          * Intel recommends to set DFR, LDR and TPR before enabling
1543          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1544          * document number 292116).  So here it goes...
1545          */
1546         apic->init_apic_ldr();
1547
1548 #ifdef CONFIG_X86_32
1549         /*
1550          * APIC LDR is initialized.  If logical_apicid mapping was
1551          * initialized during get_smp_config(), make sure it matches the
1552          * actual value.
1553          */
1554         logical_apicid = early_per_cpu(x86_cpu_to_logical_apicid, cpu);
1555         ldr_apicid = GET_APIC_LOGICAL_ID(apic_read(APIC_LDR));
1556         WARN_ON(logical_apicid != BAD_APICID && logical_apicid != ldr_apicid);
1557         /* always use the value from LDR */
1558         early_per_cpu(x86_cpu_to_logical_apicid, cpu) = ldr_apicid;
1559 #endif
1560
1561         /*
1562          * Set Task Priority to 'accept all'. We never change this
1563          * later on.
1564          */
1565         value = apic_read(APIC_TASKPRI);
1566         value &= ~APIC_TPRI_MASK;
1567         apic_write(APIC_TASKPRI, value);
1568
1569         apic_pending_intr_clear();
1570
1571         /*
1572          * Now that we are all set up, enable the APIC
1573          */
1574         value = apic_read(APIC_SPIV);
1575         value &= ~APIC_VECTOR_MASK;
1576         /*
1577          * Enable APIC
1578          */
1579         value |= APIC_SPIV_APIC_ENABLED;
1580
1581 #ifdef CONFIG_X86_32
1582         /*
1583          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1584          * certain networking cards. If high frequency interrupts are
1585          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1586          * entry is masked/unmasked at a high rate as well then sooner or
1587          * later IOAPIC line gets 'stuck', no more interrupts are received
1588          * from the device. If focus CPU is disabled then the hang goes
1589          * away, oh well :-(
1590          *
1591          * [ This bug can be reproduced easily with a level-triggered
1592          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1593          *   BX chipset. ]
1594          */
1595         /*
1596          * Actually disabling the focus CPU check just makes the hang less
1597          * frequent as it makes the interrupt distributon model be more
1598          * like LRU than MRU (the short-term load is more even across CPUs).
1599          */
1600
1601         /*
1602          * - enable focus processor (bit==0)
1603          * - 64bit mode always use processor focus
1604          *   so no need to set it
1605          */
1606         value &= ~APIC_SPIV_FOCUS_DISABLED;
1607 #endif
1608
1609         /*
1610          * Set spurious IRQ vector
1611          */
1612         value |= SPURIOUS_APIC_VECTOR;
1613         apic_write(APIC_SPIV, value);
1614
1615         /*
1616          * Set up LVT0, LVT1:
1617          *
1618          * set up through-local-APIC on the boot CPU's LINT0. This is not
1619          * strictly necessary in pure symmetric-IO mode, but sometimes
1620          * we delegate interrupts to the 8259A.
1621          */
1622         /*
1623          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1624          */
1625         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1626         if (!cpu && (pic_mode || !value || skip_ioapic_setup)) {
1627                 value = APIC_DM_EXTINT;
1628                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n", cpu);
1629         } else {
1630                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1631                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n", cpu);
1632         }
1633         apic_write(APIC_LVT0, value);
1634
1635         /*
1636          * Only the BSP sees the LINT1 NMI signal by default. This can be
1637          * modified by apic_extnmi= boot option.
1638          */
1639         if ((!cpu && apic_extnmi != APIC_EXTNMI_NONE) ||
1640             apic_extnmi == APIC_EXTNMI_ALL)
1641                 value = APIC_DM_NMI;
1642         else
1643                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1644
1645         /* Is 82489DX ? */
1646         if (!lapic_is_integrated())
1647                 value |= APIC_LVT_LEVEL_TRIGGER;
1648         apic_write(APIC_LVT1, value);
1649
1650 #ifdef CONFIG_X86_MCE_INTEL
1651         /* Recheck CMCI information after local APIC is up on CPU #0 */
1652         if (!cpu)
1653                 cmci_recheck();
1654 #endif
1655 }
1656
1657 static void end_local_APIC_setup(void)
1658 {
1659         lapic_setup_esr();
1660
1661 #ifdef CONFIG_X86_32
1662         {
1663                 unsigned int value;
1664                 /* Disable the local apic timer */
1665                 value = apic_read(APIC_LVTT);
1666                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1667                 apic_write(APIC_LVTT, value);
1668         }
1669 #endif
1670
1671         apic_pm_activate();
1672 }
1673
1674 /*
1675  * APIC setup function for application processors. Called from smpboot.c
1676  */
1677 void apic_ap_setup(void)
1678 {
1679         setup_local_APIC();
1680         end_local_APIC_setup();
1681 }
1682
1683 #ifdef CONFIG_X86_X2APIC
1684 int x2apic_mode;
1685
1686 enum {
1687         X2APIC_OFF,
1688         X2APIC_ON,
1689         X2APIC_DISABLED,
1690 };
1691 static int x2apic_state;
1692
1693 static void __x2apic_disable(void)
1694 {
1695         u64 msr;
1696
1697         if (!boot_cpu_has(X86_FEATURE_APIC))
1698                 return;
1699
1700         rdmsrl(MSR_IA32_APICBASE, msr);
1701         if (!(msr & X2APIC_ENABLE))
1702                 return;
1703         /* Disable xapic and x2apic first and then reenable xapic mode */
1704         wrmsrl(MSR_IA32_APICBASE, msr & ~(X2APIC_ENABLE | XAPIC_ENABLE));
1705         wrmsrl(MSR_IA32_APICBASE, msr & ~X2APIC_ENABLE);
1706         printk_once(KERN_INFO "x2apic disabled\n");
1707 }
1708
1709 static void __x2apic_enable(void)
1710 {
1711         u64 msr;
1712
1713         rdmsrl(MSR_IA32_APICBASE, msr);
1714         if (msr & X2APIC_ENABLE)
1715                 return;
1716         wrmsrl(MSR_IA32_APICBASE, msr | X2APIC_ENABLE);
1717         printk_once(KERN_INFO "x2apic enabled\n");
1718 }
1719
1720 static int __init setup_nox2apic(char *str)
1721 {
1722         if (x2apic_enabled()) {
1723                 int apicid = native_apic_msr_read(APIC_ID);
1724
1725                 if (apicid >= 255) {
1726                         pr_warning("Apicid: %08x, cannot enforce nox2apic\n",
1727                                    apicid);
1728                         return 0;
1729                 }
1730                 pr_warning("x2apic already enabled.\n");
1731                 __x2apic_disable();
1732         }
1733         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
1734         x2apic_state = X2APIC_DISABLED;
1735         x2apic_mode = 0;
1736         return 0;
1737 }
1738 early_param("nox2apic", setup_nox2apic);
1739
1740 /* Called from cpu_init() to enable x2apic on (secondary) cpus */
1741 void x2apic_setup(void)
1742 {
1743         /*
1744          * If x2apic is not in ON state, disable it if already enabled
1745          * from BIOS.
1746          */
1747         if (x2apic_state != X2APIC_ON) {
1748                 __x2apic_disable();
1749                 return;
1750         }
1751         __x2apic_enable();
1752 }
1753
1754 static __init void x2apic_disable(void)
1755 {
1756         u32 x2apic_id, state = x2apic_state;
1757
1758         x2apic_mode = 0;
1759         x2apic_state = X2APIC_DISABLED;
1760
1761         if (state != X2APIC_ON)
1762                 return;
1763
1764         x2apic_id = read_apic_id();
1765         if (x2apic_id >= 255)
1766                 panic("Cannot disable x2apic, id: %08x\n", x2apic_id);
1767
1768         __x2apic_disable();
1769         register_lapic_address(mp_lapic_addr);
1770 }
1771
1772 static __init void x2apic_enable(void)
1773 {
1774         if (x2apic_state != X2APIC_OFF)
1775                 return;
1776
1777         x2apic_mode = 1;
1778         x2apic_state = X2APIC_ON;
1779         __x2apic_enable();
1780 }
1781
1782 static __init void try_to_enable_x2apic(int remap_mode)
1783 {
1784         if (x2apic_state == X2APIC_DISABLED)
1785                 return;
1786
1787         if (remap_mode != IRQ_REMAP_X2APIC_MODE) {
1788                 /* IR is required if there is APIC ID > 255 even when running
1789                  * under KVM
1790                  */
1791                 if (max_physical_apicid > 255 ||
1792                     !x86_init.hyper.x2apic_available()) {
1793                         pr_info("x2apic: IRQ remapping doesn't support X2APIC mode\n");
1794                         x2apic_disable();
1795                         return;
1796                 }
1797
1798                 /*
1799                  * without IR all CPUs can be addressed by IOAPIC/MSI
1800                  * only in physical mode
1801                  */
1802                 x2apic_phys = 1;
1803         }
1804         x2apic_enable();
1805 }
1806
1807 void __init check_x2apic(void)
1808 {
1809         if (x2apic_enabled()) {
1810                 pr_info("x2apic: enabled by BIOS, switching to x2apic ops\n");
1811                 x2apic_mode = 1;
1812                 x2apic_state = X2APIC_ON;
1813         } else if (!boot_cpu_has(X86_FEATURE_X2APIC)) {
1814                 x2apic_state = X2APIC_DISABLED;
1815         }
1816 }
1817 #else /* CONFIG_X86_X2APIC */
1818 static int __init validate_x2apic(void)
1819 {
1820         if (!apic_is_x2apic_enabled())
1821                 return 0;
1822         /*
1823          * Checkme: Can we simply turn off x2apic here instead of panic?
1824          */
1825         panic("BIOS has enabled x2apic but kernel doesn't support x2apic, please disable x2apic in BIOS.\n");
1826 }
1827 early_initcall(validate_x2apic);
1828
1829 static inline void try_to_enable_x2apic(int remap_mode) { }
1830 static inline void __x2apic_enable(void) { }
1831 #endif /* !CONFIG_X86_X2APIC */
1832
1833 void __init enable_IR_x2apic(void)
1834 {
1835         unsigned long flags;
1836         int ret, ir_stat;
1837
1838         if (skip_ioapic_setup) {
1839                 pr_info("Not enabling interrupt remapping due to skipped IO-APIC setup\n");
1840                 return;
1841         }
1842
1843         ir_stat = irq_remapping_prepare();
1844         if (ir_stat < 0 && !x2apic_supported())
1845                 return;
1846
1847         ret = save_ioapic_entries();
1848         if (ret) {
1849                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1850                 return;
1851         }
1852
1853         local_irq_save(flags);
1854         legacy_pic->mask_all();
1855         mask_ioapic_entries();
1856
1857         /* If irq_remapping_prepare() succeeded, try to enable it */
1858         if (ir_stat >= 0)
1859                 ir_stat = irq_remapping_enable();
1860         /* ir_stat contains the remap mode or an error code */
1861         try_to_enable_x2apic(ir_stat);
1862
1863         if (ir_stat < 0)
1864                 restore_ioapic_entries();
1865         legacy_pic->restore_mask();
1866         local_irq_restore(flags);
1867 }
1868
1869 #ifdef CONFIG_X86_64
1870 /*
1871  * Detect and enable local APICs on non-SMP boards.
1872  * Original code written by Keir Fraser.
1873  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1874  * not correctly set up (usually the APIC timer won't work etc.)
1875  */
1876 static int __init detect_init_APIC(void)
1877 {
1878         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1879                 pr_info("No local APIC present\n");
1880                 return -1;
1881         }
1882
1883         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1884         return 0;
1885 }
1886 #else
1887
1888 static int __init apic_verify(void)
1889 {
1890         u32 features, h, l;
1891
1892         /*
1893          * The APIC feature bit should now be enabled
1894          * in `cpuid'
1895          */
1896         features = cpuid_edx(1);
1897         if (!(features & (1 << X86_FEATURE_APIC))) {
1898                 pr_warning("Could not enable APIC!\n");
1899                 return -1;
1900         }
1901         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1902         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1903
1904         /* The BIOS may have set up the APIC at some other address */
1905         if (boot_cpu_data.x86 >= 6) {
1906                 rdmsr(MSR_IA32_APICBASE, l, h);
1907                 if (l & MSR_IA32_APICBASE_ENABLE)
1908                         mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1909         }
1910
1911         pr_info("Found and enabled local APIC!\n");
1912         return 0;
1913 }
1914
1915 int __init apic_force_enable(unsigned long addr)
1916 {
1917         u32 h, l;
1918
1919         if (disable_apic)
1920                 return -1;
1921
1922         /*
1923          * Some BIOSes disable the local APIC in the APIC_BASE
1924          * MSR. This can only be done in software for Intel P6 or later
1925          * and AMD K7 (Model > 1) or later.
1926          */
1927         if (boot_cpu_data.x86 >= 6) {
1928                 rdmsr(MSR_IA32_APICBASE, l, h);
1929                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1930                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1931                         l &= ~MSR_IA32_APICBASE_BASE;
1932                         l |= MSR_IA32_APICBASE_ENABLE | addr;
1933                         wrmsr(MSR_IA32_APICBASE, l, h);
1934                         enabled_via_apicbase = 1;
1935                 }
1936         }
1937         return apic_verify();
1938 }
1939
1940 /*
1941  * Detect and initialize APIC
1942  */
1943 static int __init detect_init_APIC(void)
1944 {
1945         /* Disabled by kernel option? */
1946         if (disable_apic)
1947                 return -1;
1948
1949         switch (boot_cpu_data.x86_vendor) {
1950         case X86_VENDOR_AMD:
1951                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1952                     (boot_cpu_data.x86 >= 15))
1953                         break;
1954                 goto no_apic;
1955         case X86_VENDOR_HYGON:
1956                 break;
1957         case X86_VENDOR_INTEL:
1958                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1959                     (boot_cpu_data.x86 == 5 && boot_cpu_has(X86_FEATURE_APIC)))
1960                         break;
1961                 goto no_apic;
1962         default:
1963                 goto no_apic;
1964         }
1965
1966         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1967                 /*
1968                  * Over-ride BIOS and try to enable the local APIC only if
1969                  * "lapic" specified.
1970                  */
1971                 if (!force_enable_local_apic) {
1972                         pr_info("Local APIC disabled by BIOS -- "
1973                                 "you can enable it with \"lapic\"\n");
1974                         return -1;
1975                 }
1976                 if (apic_force_enable(APIC_DEFAULT_PHYS_BASE))
1977                         return -1;
1978         } else {
1979                 if (apic_verify())
1980                         return -1;
1981         }
1982
1983         apic_pm_activate();
1984
1985         return 0;
1986
1987 no_apic:
1988         pr_info("No local APIC present or hardware disabled\n");
1989         return -1;
1990 }
1991 #endif
1992
1993 /**
1994  * init_apic_mappings - initialize APIC mappings
1995  */
1996 void __init init_apic_mappings(void)
1997 {
1998         unsigned int new_apicid;
1999
2000         apic_check_deadline_errata();
2001
2002         if (x2apic_mode) {
2003                 boot_cpu_physical_apicid = read_apic_id();
2004                 return;
2005         }
2006
2007         /* If no local APIC can be found return early */
2008         if (!smp_found_config && detect_init_APIC()) {
2009                 /* lets NOP'ify apic operations */
2010                 pr_info("APIC: disable apic facility\n");
2011                 apic_disable();
2012         } else {
2013                 apic_phys = mp_lapic_addr;
2014
2015                 /*
2016                  * If the system has ACPI MADT tables or MP info, the LAPIC
2017                  * address is already registered.
2018                  */
2019                 if (!acpi_lapic && !smp_found_config)
2020                         register_lapic_address(apic_phys);
2021         }
2022
2023         /*
2024          * Fetch the APIC ID of the BSP in case we have a
2025          * default configuration (or the MP table is broken).
2026          */
2027         new_apicid = read_apic_id();
2028         if (boot_cpu_physical_apicid != new_apicid) {
2029                 boot_cpu_physical_apicid = new_apicid;
2030                 /*
2031                  * yeah -- we lie about apic_version
2032                  * in case if apic was disabled via boot option
2033                  * but it's not a problem for SMP compiled kernel
2034                  * since apic_intr_mode_select is prepared for such
2035                  * a case and disable smp mode
2036                  */
2037                 boot_cpu_apic_version = GET_APIC_VERSION(apic_read(APIC_LVR));
2038         }
2039 }
2040
2041 void __init register_lapic_address(unsigned long address)
2042 {
2043         mp_lapic_addr = address;
2044
2045         if (!x2apic_mode) {
2046                 set_fixmap_nocache(FIX_APIC_BASE, address);
2047                 apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
2048                             APIC_BASE, address);
2049         }
2050         if (boot_cpu_physical_apicid == -1U) {
2051                 boot_cpu_physical_apicid  = read_apic_id();
2052                 boot_cpu_apic_version = GET_APIC_VERSION(apic_read(APIC_LVR));
2053         }
2054 }
2055
2056 /*
2057  * Local APIC interrupts
2058  */
2059
2060 /*
2061  * This interrupt should _never_ happen with our APIC/SMP architecture
2062  */
2063 __visible void __irq_entry smp_spurious_interrupt(struct pt_regs *regs)
2064 {
2065         u8 vector = ~regs->orig_ax;
2066         u32 v;
2067
2068         entering_irq();
2069         trace_spurious_apic_entry(vector);
2070
2071         /*
2072          * Check if this really is a spurious interrupt and ACK it
2073          * if it is a vectored one.  Just in case...
2074          * Spurious interrupts should not be ACKed.
2075          */
2076         v = apic_read(APIC_ISR + ((vector & ~0x1f) >> 1));
2077         if (v & (1 << (vector & 0x1f)))
2078                 ack_APIC_irq();
2079
2080         inc_irq_stat(irq_spurious_count);
2081
2082         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
2083         pr_info("spurious APIC interrupt through vector %02x on CPU#%d, "
2084                 "should never happen.\n", vector, smp_processor_id());
2085
2086         trace_spurious_apic_exit(vector);
2087         exiting_irq();
2088 }
2089
2090 /*
2091  * This interrupt should never happen with our APIC/SMP architecture
2092  */
2093 __visible void __irq_entry smp_error_interrupt(struct pt_regs *regs)
2094 {
2095         static const char * const error_interrupt_reason[] = {
2096                 "Send CS error",                /* APIC Error Bit 0 */
2097                 "Receive CS error",             /* APIC Error Bit 1 */
2098                 "Send accept error",            /* APIC Error Bit 2 */
2099                 "Receive accept error",         /* APIC Error Bit 3 */
2100                 "Redirectable IPI",             /* APIC Error Bit 4 */
2101                 "Send illegal vector",          /* APIC Error Bit 5 */
2102                 "Received illegal vector",      /* APIC Error Bit 6 */
2103                 "Illegal register address",     /* APIC Error Bit 7 */
2104         };
2105         u32 v, i = 0;
2106
2107         entering_irq();
2108         trace_error_apic_entry(ERROR_APIC_VECTOR);
2109
2110         /* First tickle the hardware, only then report what went on. -- REW */
2111         if (lapic_get_maxlvt() > 3)     /* Due to the Pentium erratum 3AP. */
2112                 apic_write(APIC_ESR, 0);
2113         v = apic_read(APIC_ESR);
2114         ack_APIC_irq();
2115         atomic_inc(&irq_err_count);
2116
2117         apic_printk(APIC_DEBUG, KERN_DEBUG "APIC error on CPU%d: %02x",
2118                     smp_processor_id(), v);
2119
2120         v &= 0xff;
2121         while (v) {
2122                 if (v & 0x1)
2123                         apic_printk(APIC_DEBUG, KERN_CONT " : %s", error_interrupt_reason[i]);
2124                 i++;
2125                 v >>= 1;
2126         }
2127
2128         apic_printk(APIC_DEBUG, KERN_CONT "\n");
2129
2130         trace_error_apic_exit(ERROR_APIC_VECTOR);
2131         exiting_irq();
2132 }
2133
2134 /**
2135  * connect_bsp_APIC - attach the APIC to the interrupt system
2136  */
2137 static void __init connect_bsp_APIC(void)
2138 {
2139 #ifdef CONFIG_X86_32
2140         if (pic_mode) {
2141                 /*
2142                  * Do not trust the local APIC being empty at bootup.
2143                  */
2144                 clear_local_APIC();
2145                 /*
2146                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
2147                  * local APIC to INT and NMI lines.
2148                  */
2149                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
2150                                 "enabling APIC mode.\n");
2151                 imcr_pic_to_apic();
2152         }
2153 #endif
2154 }
2155
2156 /**
2157  * disconnect_bsp_APIC - detach the APIC from the interrupt system
2158  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
2159  *
2160  * Virtual wire mode is necessary to deliver legacy interrupts even when the
2161  * APIC is disabled.
2162  */
2163 void disconnect_bsp_APIC(int virt_wire_setup)
2164 {
2165         unsigned int value;
2166
2167 #ifdef CONFIG_X86_32
2168         if (pic_mode) {
2169                 /*
2170                  * Put the board back into PIC mode (has an effect only on
2171                  * certain older boards).  Note that APIC interrupts, including
2172                  * IPIs, won't work beyond this point!  The only exception are
2173                  * INIT IPIs.
2174                  */
2175                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
2176                                 "entering PIC mode.\n");
2177                 imcr_apic_to_pic();
2178                 return;
2179         }
2180 #endif
2181
2182         /* Go back to Virtual Wire compatibility mode */
2183
2184         /* For the spurious interrupt use vector F, and enable it */
2185         value = apic_read(APIC_SPIV);
2186         value &= ~APIC_VECTOR_MASK;
2187         value |= APIC_SPIV_APIC_ENABLED;
2188         value |= 0xf;
2189         apic_write(APIC_SPIV, value);
2190
2191         if (!virt_wire_setup) {
2192                 /*
2193                  * For LVT0 make it edge triggered, active high,
2194                  * external and enabled
2195                  */
2196                 value = apic_read(APIC_LVT0);
2197                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
2198                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
2199                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
2200                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
2201                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
2202                 apic_write(APIC_LVT0, value);
2203         } else {
2204                 /* Disable LVT0 */
2205                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
2206         }
2207
2208         /*
2209          * For LVT1 make it edge triggered, active high,
2210          * nmi and enabled
2211          */
2212         value = apic_read(APIC_LVT1);
2213         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
2214                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
2215                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
2216         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
2217         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
2218         apic_write(APIC_LVT1, value);
2219 }
2220
2221 /*
2222  * The number of allocated logical CPU IDs. Since logical CPU IDs are allocated
2223  * contiguously, it equals to current allocated max logical CPU ID plus 1.
2224  * All allocated CPU IDs should be in the [0, nr_logical_cpuids) range,
2225  * so the maximum of nr_logical_cpuids is nr_cpu_ids.
2226  *
2227  * NOTE: Reserve 0 for BSP.
2228  */
2229 static int nr_logical_cpuids = 1;
2230
2231 /*
2232  * Used to store mapping between logical CPU IDs and APIC IDs.
2233  */
2234 static int cpuid_to_apicid[] = {
2235         [0 ... NR_CPUS - 1] = -1,
2236 };
2237
2238 #ifdef CONFIG_SMP
2239 /**
2240  * apic_id_is_primary_thread - Check whether APIC ID belongs to a primary thread
2241  * @id: APIC ID to check
2242  */
2243 bool apic_id_is_primary_thread(unsigned int apicid)
2244 {
2245         u32 mask;
2246
2247         if (smp_num_siblings == 1)
2248                 return true;
2249         /* Isolate the SMT bit(s) in the APICID and check for 0 */
2250         mask = (1U << (fls(smp_num_siblings) - 1)) - 1;
2251         return !(apicid & mask);
2252 }
2253 #endif
2254
2255 /*
2256  * Should use this API to allocate logical CPU IDs to keep nr_logical_cpuids
2257  * and cpuid_to_apicid[] synchronized.
2258  */
2259 static int allocate_logical_cpuid(int apicid)
2260 {
2261         int i;
2262
2263         /*
2264          * cpuid <-> apicid mapping is persistent, so when a cpu is up,
2265          * check if the kernel has allocated a cpuid for it.
2266          */
2267         for (i = 0; i < nr_logical_cpuids; i++) {
2268                 if (cpuid_to_apicid[i] == apicid)
2269                         return i;
2270         }
2271
2272         /* Allocate a new cpuid. */
2273         if (nr_logical_cpuids >= nr_cpu_ids) {
2274                 WARN_ONCE(1, "APIC: NR_CPUS/possible_cpus limit of %u reached. "
2275                              "Processor %d/0x%x and the rest are ignored.\n",
2276                              nr_cpu_ids, nr_logical_cpuids, apicid);
2277                 return -EINVAL;
2278         }
2279
2280         cpuid_to_apicid[nr_logical_cpuids] = apicid;
2281         return nr_logical_cpuids++;
2282 }
2283
2284 int generic_processor_info(int apicid, int version)
2285 {
2286         int cpu, max = nr_cpu_ids;
2287         bool boot_cpu_detected = physid_isset(boot_cpu_physical_apicid,
2288                                 phys_cpu_present_map);
2289
2290         /*
2291          * boot_cpu_physical_apicid is designed to have the apicid
2292          * returned by read_apic_id(), i.e, the apicid of the
2293          * currently booting-up processor. However, on some platforms,
2294          * it is temporarily modified by the apicid reported as BSP
2295          * through MP table. Concretely:
2296          *
2297          * - arch/x86/kernel/mpparse.c: MP_processor_info()
2298          * - arch/x86/mm/amdtopology.c: amd_numa_init()
2299          *
2300          * This function is executed with the modified
2301          * boot_cpu_physical_apicid. So, disabled_cpu_apicid kernel
2302          * parameter doesn't work to disable APs on kdump 2nd kernel.
2303          *
2304          * Since fixing handling of boot_cpu_physical_apicid requires
2305          * another discussion and tests on each platform, we leave it
2306          * for now and here we use read_apic_id() directly in this
2307          * function, generic_processor_info().
2308          */
2309         if (disabled_cpu_apicid != BAD_APICID &&
2310             disabled_cpu_apicid != read_apic_id() &&
2311             disabled_cpu_apicid == apicid) {
2312                 int thiscpu = num_processors + disabled_cpus;
2313
2314                 pr_warning("APIC: Disabling requested cpu."
2315                            " Processor %d/0x%x ignored.\n",
2316                            thiscpu, apicid);
2317
2318                 disabled_cpus++;
2319                 return -ENODEV;
2320         }
2321
2322         /*
2323          * If boot cpu has not been detected yet, then only allow upto
2324          * nr_cpu_ids - 1 processors and keep one slot free for boot cpu
2325          */
2326         if (!boot_cpu_detected && num_processors >= nr_cpu_ids - 1 &&
2327             apicid != boot_cpu_physical_apicid) {
2328                 int thiscpu = max + disabled_cpus - 1;
2329
2330                 pr_warning(
2331                         "APIC: NR_CPUS/possible_cpus limit of %i almost"
2332                         " reached. Keeping one slot for boot cpu."
2333                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
2334
2335                 disabled_cpus++;
2336                 return -ENODEV;
2337         }
2338
2339         if (num_processors >= nr_cpu_ids) {
2340                 int thiscpu = max + disabled_cpus;
2341
2342                 pr_warning("APIC: NR_CPUS/possible_cpus limit of %i "
2343                            "reached. Processor %d/0x%x ignored.\n",
2344                            max, thiscpu, apicid);
2345
2346                 disabled_cpus++;
2347                 return -EINVAL;
2348         }
2349
2350         if (apicid == boot_cpu_physical_apicid) {
2351                 /*
2352                  * x86_bios_cpu_apicid is required to have processors listed
2353                  * in same order as logical cpu numbers. Hence the first
2354                  * entry is BSP, and so on.
2355                  * boot_cpu_init() already hold bit 0 in cpu_present_mask
2356                  * for BSP.
2357                  */
2358                 cpu = 0;
2359
2360                 /* Logical cpuid 0 is reserved for BSP. */
2361                 cpuid_to_apicid[0] = apicid;
2362         } else {
2363                 cpu = allocate_logical_cpuid(apicid);
2364                 if (cpu < 0) {
2365                         disabled_cpus++;
2366                         return -EINVAL;
2367                 }
2368         }
2369
2370         /*
2371          * Validate version
2372          */
2373         if (version == 0x0) {
2374                 pr_warning("BIOS bug: APIC version is 0 for CPU %d/0x%x, fixing up to 0x10\n",
2375                            cpu, apicid);
2376                 version = 0x10;
2377         }
2378
2379         if (version != boot_cpu_apic_version) {
2380                 pr_warning("BIOS bug: APIC version mismatch, boot CPU: %x, CPU %d: version %x\n",
2381                         boot_cpu_apic_version, cpu, version);
2382         }
2383
2384         if (apicid > max_physical_apicid)
2385                 max_physical_apicid = apicid;
2386
2387 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
2388         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
2389         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
2390 #endif
2391 #ifdef CONFIG_X86_32
2392         early_per_cpu(x86_cpu_to_logical_apicid, cpu) =
2393                 apic->x86_32_early_logical_apicid(cpu);
2394 #endif
2395         set_cpu_possible(cpu, true);
2396         physid_set(apicid, phys_cpu_present_map);
2397         set_cpu_present(cpu, true);
2398         num_processors++;
2399
2400         return cpu;
2401 }
2402
2403 int hard_smp_processor_id(void)
2404 {
2405         return read_apic_id();
2406 }
2407
2408 /*
2409  * Override the generic EOI implementation with an optimized version.
2410  * Only called during early boot when only one CPU is active and with
2411  * interrupts disabled, so we know this does not race with actual APIC driver
2412  * use.
2413  */
2414 void __init apic_set_eoi_write(void (*eoi_write)(u32 reg, u32 v))
2415 {
2416         struct apic **drv;
2417
2418         for (drv = __apicdrivers; drv < __apicdrivers_end; drv++) {
2419                 /* Should happen once for each apic */
2420                 WARN_ON((*drv)->eoi_write == eoi_write);
2421                 (*drv)->native_eoi_write = (*drv)->eoi_write;
2422                 (*drv)->eoi_write = eoi_write;
2423         }
2424 }
2425
2426 static void __init apic_bsp_up_setup(void)
2427 {
2428 #ifdef CONFIG_X86_64
2429         apic_write(APIC_ID, apic->set_apic_id(boot_cpu_physical_apicid));
2430 #else
2431         /*
2432          * Hack: In case of kdump, after a crash, kernel might be booting
2433          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
2434          * might be zero if read from MP tables. Get it from LAPIC.
2435          */
2436 # ifdef CONFIG_CRASH_DUMP
2437         boot_cpu_physical_apicid = read_apic_id();
2438 # endif
2439 #endif
2440         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
2441 }
2442
2443 /**
2444  * apic_bsp_setup - Setup function for local apic and io-apic
2445  * @upmode:             Force UP mode (for APIC_init_uniprocessor)
2446  */
2447 static void __init apic_bsp_setup(bool upmode)
2448 {
2449         connect_bsp_APIC();
2450         if (upmode)
2451                 apic_bsp_up_setup();
2452         setup_local_APIC();
2453
2454         enable_IO_APIC();
2455         end_local_APIC_setup();
2456         irq_remap_enable_fault_handling();
2457         setup_IO_APIC();
2458 }
2459
2460 #ifdef CONFIG_UP_LATE_INIT
2461 void __init up_late_init(void)
2462 {
2463         if (apic_intr_mode == APIC_PIC)
2464                 return;
2465
2466         /* Setup local timer */
2467         x86_init.timers.setup_percpu_clockev();
2468 }
2469 #endif
2470
2471 /*
2472  * Power management
2473  */
2474 #ifdef CONFIG_PM
2475
2476 static struct {
2477         /*
2478          * 'active' is true if the local APIC was enabled by us and
2479          * not the BIOS; this signifies that we are also responsible
2480          * for disabling it before entering apm/acpi suspend
2481          */
2482         int active;
2483         /* r/w apic fields */
2484         unsigned int apic_id;
2485         unsigned int apic_taskpri;
2486         unsigned int apic_ldr;
2487         unsigned int apic_dfr;
2488         unsigned int apic_spiv;
2489         unsigned int apic_lvtt;
2490         unsigned int apic_lvtpc;
2491         unsigned int apic_lvt0;
2492         unsigned int apic_lvt1;
2493         unsigned int apic_lvterr;
2494         unsigned int apic_tmict;
2495         unsigned int apic_tdcr;
2496         unsigned int apic_thmr;
2497         unsigned int apic_cmci;
2498 } apic_pm_state;
2499
2500 static int lapic_suspend(void)
2501 {
2502         unsigned long flags;
2503         int maxlvt;
2504
2505         if (!apic_pm_state.active)
2506                 return 0;
2507
2508         maxlvt = lapic_get_maxlvt();
2509
2510         apic_pm_state.apic_id = apic_read(APIC_ID);
2511         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
2512         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
2513         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
2514         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
2515         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
2516         if (maxlvt >= 4)
2517                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
2518         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
2519         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
2520         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
2521         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
2522         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
2523 #ifdef CONFIG_X86_THERMAL_VECTOR
2524         if (maxlvt >= 5)
2525                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
2526 #endif
2527 #ifdef CONFIG_X86_MCE_INTEL
2528         if (maxlvt >= 6)
2529                 apic_pm_state.apic_cmci = apic_read(APIC_LVTCMCI);
2530 #endif
2531
2532         local_irq_save(flags);
2533         disable_local_APIC();
2534
2535         irq_remapping_disable();
2536
2537         local_irq_restore(flags);
2538         return 0;
2539 }
2540
2541 static void lapic_resume(void)
2542 {
2543         unsigned int l, h;
2544         unsigned long flags;
2545         int maxlvt;
2546
2547         if (!apic_pm_state.active)
2548                 return;
2549
2550         local_irq_save(flags);
2551
2552         /*
2553          * IO-APIC and PIC have their own resume routines.
2554          * We just mask them here to make sure the interrupt
2555          * subsystem is completely quiet while we enable x2apic
2556          * and interrupt-remapping.
2557          */
2558         mask_ioapic_entries();
2559         legacy_pic->mask_all();
2560
2561         if (x2apic_mode) {
2562                 __x2apic_enable();
2563         } else {
2564                 /*
2565                  * Make sure the APICBASE points to the right address
2566                  *
2567                  * FIXME! This will be wrong if we ever support suspend on
2568                  * SMP! We'll need to do this as part of the CPU restore!
2569                  */
2570                 if (boot_cpu_data.x86 >= 6) {
2571                         rdmsr(MSR_IA32_APICBASE, l, h);
2572                         l &= ~MSR_IA32_APICBASE_BASE;
2573                         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2574                         wrmsr(MSR_IA32_APICBASE, l, h);
2575                 }
2576         }
2577
2578         maxlvt = lapic_get_maxlvt();
2579         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2580         apic_write(APIC_ID, apic_pm_state.apic_id);
2581         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2582         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2583         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2584         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2585         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2586         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2587 #ifdef CONFIG_X86_THERMAL_VECTOR
2588         if (maxlvt >= 5)
2589                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2590 #endif
2591 #ifdef CONFIG_X86_MCE_INTEL
2592         if (maxlvt >= 6)
2593                 apic_write(APIC_LVTCMCI, apic_pm_state.apic_cmci);
2594 #endif
2595         if (maxlvt >= 4)
2596                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2597         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2598         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2599         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2600         apic_write(APIC_ESR, 0);
2601         apic_read(APIC_ESR);
2602         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2603         apic_write(APIC_ESR, 0);
2604         apic_read(APIC_ESR);
2605
2606         irq_remapping_reenable(x2apic_mode);
2607
2608         local_irq_restore(flags);
2609 }
2610
2611 /*
2612  * This device has no shutdown method - fully functioning local APICs
2613  * are needed on every CPU up until machine_halt/restart/poweroff.
2614  */
2615
2616 static struct syscore_ops lapic_syscore_ops = {
2617         .resume         = lapic_resume,
2618         .suspend        = lapic_suspend,
2619 };
2620
2621 static void apic_pm_activate(void)
2622 {
2623         apic_pm_state.active = 1;
2624 }
2625
2626 static int __init init_lapic_sysfs(void)
2627 {
2628         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2629         if (boot_cpu_has(X86_FEATURE_APIC))
2630                 register_syscore_ops(&lapic_syscore_ops);
2631
2632         return 0;
2633 }
2634
2635 /* local apic needs to resume before other devices access its registers. */
2636 core_initcall(init_lapic_sysfs);
2637
2638 #else   /* CONFIG_PM */
2639
2640 static void apic_pm_activate(void) { }
2641
2642 #endif  /* CONFIG_PM */
2643
2644 #ifdef CONFIG_X86_64
2645
2646 static int multi_checked;
2647 static int multi;
2648
2649 static int set_multi(const struct dmi_system_id *d)
2650 {
2651         if (multi)
2652                 return 0;
2653         pr_info("APIC: %s detected, Multi Chassis\n", d->ident);
2654         multi = 1;
2655         return 0;
2656 }
2657
2658 static const struct dmi_system_id multi_dmi_table[] = {
2659         {
2660                 .callback = set_multi,
2661                 .ident = "IBM System Summit2",
2662                 .matches = {
2663                         DMI_MATCH(DMI_SYS_VENDOR, "IBM"),
2664                         DMI_MATCH(DMI_PRODUCT_NAME, "Summit2"),
2665                 },
2666         },
2667         {}
2668 };
2669
2670 static void dmi_check_multi(void)
2671 {
2672         if (multi_checked)
2673                 return;
2674
2675         dmi_check_system(multi_dmi_table);
2676         multi_checked = 1;
2677 }
2678
2679 /*
2680  * apic_is_clustered_box() -- Check if we can expect good TSC
2681  *
2682  * Thus far, the major user of this is IBM's Summit2 series:
2683  * Clustered boxes may have unsynced TSC problems if they are
2684  * multi-chassis.
2685  * Use DMI to check them
2686  */
2687 int apic_is_clustered_box(void)
2688 {
2689         dmi_check_multi();
2690         return multi;
2691 }
2692 #endif
2693
2694 /*
2695  * APIC command line parameters
2696  */
2697 static int __init setup_disableapic(char *arg)
2698 {
2699         disable_apic = 1;
2700         setup_clear_cpu_cap(X86_FEATURE_APIC);
2701         return 0;
2702 }
2703 early_param("disableapic", setup_disableapic);
2704
2705 /* same as disableapic, for compatibility */
2706 static int __init setup_nolapic(char *arg)
2707 {
2708         return setup_disableapic(arg);
2709 }
2710 early_param("nolapic", setup_nolapic);
2711
2712 static int __init parse_lapic_timer_c2_ok(char *arg)
2713 {
2714         local_apic_timer_c2_ok = 1;
2715         return 0;
2716 }
2717 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2718
2719 static int __init parse_disable_apic_timer(char *arg)
2720 {
2721         disable_apic_timer = 1;
2722         return 0;
2723 }
2724 early_param("noapictimer", parse_disable_apic_timer);
2725
2726 static int __init parse_nolapic_timer(char *arg)
2727 {
2728         disable_apic_timer = 1;
2729         return 0;
2730 }
2731 early_param("nolapic_timer", parse_nolapic_timer);
2732
2733 static int __init apic_set_verbosity(char *arg)
2734 {
2735         if (!arg)  {
2736 #ifdef CONFIG_X86_64
2737                 skip_ioapic_setup = 0;
2738                 return 0;
2739 #endif
2740                 return -EINVAL;
2741         }
2742
2743         if (strcmp("debug", arg) == 0)
2744                 apic_verbosity = APIC_DEBUG;
2745         else if (strcmp("verbose", arg) == 0)
2746                 apic_verbosity = APIC_VERBOSE;
2747 #ifdef CONFIG_X86_64
2748         else {
2749                 pr_warning("APIC Verbosity level %s not recognised"
2750                         " use apic=verbose or apic=debug\n", arg);
2751                 return -EINVAL;
2752         }
2753 #endif
2754
2755         return 0;
2756 }
2757 early_param("apic", apic_set_verbosity);
2758
2759 static int __init lapic_insert_resource(void)
2760 {
2761         if (!apic_phys)
2762                 return -1;
2763
2764         /* Put local APIC into the resource map. */
2765         lapic_resource.start = apic_phys;
2766         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2767         insert_resource(&iomem_resource, &lapic_resource);
2768
2769         return 0;
2770 }
2771
2772 /*
2773  * need call insert after e820__reserve_resources()
2774  * that is using request_resource
2775  */
2776 late_initcall(lapic_insert_resource);
2777
2778 static int __init apic_set_disabled_cpu_apicid(char *arg)
2779 {
2780         if (!arg || !get_option(&arg, &disabled_cpu_apicid))
2781                 return -EINVAL;
2782
2783         return 0;
2784 }
2785 early_param("disable_cpu_apicid", apic_set_disabled_cpu_apicid);
2786
2787 static int __init apic_set_extnmi(char *arg)
2788 {
2789         if (!arg)
2790                 return -EINVAL;
2791
2792         if (!strncmp("all", arg, 3))
2793                 apic_extnmi = APIC_EXTNMI_ALL;
2794         else if (!strncmp("none", arg, 4))
2795                 apic_extnmi = APIC_EXTNMI_NONE;
2796         else if (!strncmp("bsp", arg, 3))
2797                 apic_extnmi = APIC_EXTNMI_BSP;
2798         else {
2799                 pr_warn("Unknown external NMI delivery mode `%s' ignored\n", arg);
2800                 return -EINVAL;
2801         }
2802
2803         return 0;
2804 }
2805 early_param("apic_extnmi", apic_set_extnmi);