arch/x86/include/asm/pci_x86.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  *      Low-Level PCI Access for i386 machines.
   4  *
   5  *      (c) 1999 Martin Mares <mj@ucw.cz>
   6  */
   7
   8 #include <linux/errno.h>
   9 #include <linux/init.h>
  10 #include <linux/ioport.h>
  11 #include <linux/spinlock.h>
  12
  13 #undef DEBUG
  14
  15 #ifdef DEBUG
  16 #define DBG(fmt, ...) printk(fmt, ##__VA_ARGS__)
  17 #else
  18 #define DBG(fmt, ...)                           \
  19 do {                                            \
  20         if (0)                                  \
  21                 printk(fmt, ##__VA_ARGS__);     \
  22 } while (0)
  23 #endif
  24
  25 #define PCI_PROBE_BIOS          0x0001
  26 #define PCI_PROBE_CONF1         0x0002
  27 #define PCI_PROBE_CONF2         0x0004
  28 #define PCI_PROBE_MMCONF        0x0008
  29 #define PCI_PROBE_MASK          0x000f
  30 #define PCI_PROBE_NOEARLY       0x0010
  31
  32 #define PCI_NO_CHECKS           0x0400
  33 #define PCI_USE_PIRQ_MASK       0x0800
  34 #define PCI_ASSIGN_ROMS         0x1000
  35 #define PCI_BIOS_IRQ_SCAN       0x2000
  36 #define PCI_ASSIGN_ALL_BUSSES   0x4000
  37 #define PCI_CAN_SKIP_ISA_ALIGN  0x8000
  38 #define PCI_USE__CRS            0x10000
  39 #define PCI_CHECK_ENABLE_AMD_MMCONF     0x20000
  40 #define PCI_HAS_IO_ECS          0x40000
  41 #define PCI_NOASSIGN_ROMS       0x80000
  42 #define PCI_ROOT_NO_CRS         0x100000
  43 #define PCI_NOASSIGN_BARS       0x200000
  44 #define PCI_BIG_ROOT_WINDOW     0x400000
  45 #define PCI_USE_E820            0x800000
  46 #define PCI_NO_E820             0x1000000
  47
  48 extern unsigned int pci_probe;
  49 extern unsigned long pirq_table_addr;
  50
  51 enum pci_bf_sort_state {
  52         pci_bf_sort_default,
  53         pci_force_nobf,
  54         pci_force_bf,
  55         pci_dmi_bf,
  56 };
  57
  58 /* pci-i386.c */
  59
  60 void pcibios_resource_survey(void);
  61 void pcibios_set_cache_line_size(void);
  62
  63 /* pci-pc.c */
  64
  65 extern int pcibios_last_bus;
  66 extern struct pci_ops pci_root_ops;
  67
  68 void pcibios_scan_specific_bus(int busn);
  69
  70 /* pci-irq.c */
  71
  72 struct irq_info {
  73         u8 bus, devfn;                  /* Bus, device and function */
  74         struct {
  75                 u8 link;                /* IRQ line ID, chipset dependent,
  76                                            0 = not routed */
  77                 u16 bitmap;             /* Available IRQs */
  78         } __attribute__((packed)) irq[4];
  79         u8 slot;                        /* Slot number, 0=onboard */
  80         u8 rfu;
  81 } __attribute__((packed));
  82
  83 struct irq_routing_table {
  84         u32 signature;                  /* PIRQ_SIGNATURE should be here */
  85         u16 version;                    /* PIRQ_VERSION */
  86         u16 size;                       /* Table size in bytes */
  87         u8 rtr_bus, rtr_devfn;          /* Where the interrupt router lies */
  88         u16 exclusive_irqs;             /* IRQs devoted exclusively to
  89                                            PCI usage */
  90         u16 rtr_vendor, rtr_device;     /* Vendor and device ID of
  91                                            interrupt router */
  92         u32 miniport_data;              /* Crap */
  93         u8 rfu[11];
  94         u8 checksum;                    /* Modulo 256 checksum must give 0 */
  95         struct irq_info slots[];
  96 } __attribute__((packed));
  97
  98 struct irt_routing_table {
  99         u32 signature;                  /* IRT_SIGNATURE should be here */
 100         u8 size;                        /* Number of entries provided */
 101         u8 used;                        /* Number of entries actually used */
 102         u16 exclusive_irqs;             /* IRQs devoted exclusively to
 103                                            PCI usage */
 104         struct irq_info slots[];
 105 } __attribute__((packed));
 106
 107 extern unsigned int pcibios_irq_mask;
 108
 109 extern raw_spinlock_t pci_config_lock;
 110
 111 extern int (*pcibios_enable_irq)(struct pci_dev *dev);
 112 extern void (*pcibios_disable_irq)(struct pci_dev *dev);
 113
 114 extern bool mp_should_keep_irq(struct device *dev);
 115
 116 struct pci_raw_ops {
 117         int (*read)(unsigned int domain, unsigned int bus, unsigned int devfn,
 118                                                 int reg, int len, u32 *val);
 119         int (*write)(unsigned int domain, unsigned int bus, unsigned int devfn,
 120                                                 int reg, int len, u32 val);
 121 };
 122
 123 extern const struct pci_raw_ops *raw_pci_ops;
 124 extern const struct pci_raw_ops *raw_pci_ext_ops;
 125
 126 extern const struct pci_raw_ops pci_mmcfg;
 127 extern const struct pci_raw_ops pci_direct_conf1;
 128 extern bool port_cf9_safe;
 129
 130 /* arch_initcall level */
 131 #ifdef CONFIG_PCI_DIRECT
 132 extern int pci_direct_probe(void);
 133 extern void pci_direct_init(int type);
 134 #else
 135 static inline int pci_direct_probe(void) { return -1; }
 136 static inline  void pci_direct_init(int type) { }
 137 #endif
 138
 139 #ifdef CONFIG_PCI_BIOS
 140 extern void pci_pcbios_init(void);
 141 #else
 142 static inline void pci_pcbios_init(void) { }
 143 #endif
 144
 145 extern void __init dmi_check_pciprobe(void);
 146 extern void __init dmi_check_skip_isa_align(void);
 147
 148 /* some common used subsys_initcalls */
 149 #ifdef CONFIG_PCI
 150 extern int __init pci_acpi_init(void);
 151 #else
 152 static inline int  __init pci_acpi_init(void)
 153 {
 154         return -EINVAL;
 155 }
 156 #endif
 157 extern void __init pcibios_irq_init(void);
 158 extern int __init pcibios_init(void);
 159 extern int pci_legacy_init(void);
 160 extern void pcibios_fixup_irqs(void);
 161
 162 /* pci-mmconfig.c */
 163
 164 /* "PCI MMCONFIG %04x [bus %02x-%02x]" */
 165 #define PCI_MMCFG_RESOURCE_NAME_LEN (22 + 4 + 2 + 2)
 166
 167 struct pci_mmcfg_region {
 168         struct list_head list;
 169         struct resource res;
 170         u64 address;
 171         char __iomem *virt;
 172         u16 segment;
 173         u8 start_bus;
 174         u8 end_bus;
 175         char name[PCI_MMCFG_RESOURCE_NAME_LEN];
 176 };
 177
 178 extern int __init pci_mmcfg_arch_init(void);
 179 extern void __init pci_mmcfg_arch_free(void);
 180 extern int pci_mmcfg_arch_map(struct pci_mmcfg_region *cfg);
 181 extern void pci_mmcfg_arch_unmap(struct pci_mmcfg_region *cfg);
 182 extern int pci_mmconfig_insert(struct device *dev, u16 seg, u8 start, u8 end,
 183                                phys_addr_t addr);
 184 extern int pci_mmconfig_delete(u16 seg, u8 start, u8 end);
 185 extern struct pci_mmcfg_region *pci_mmconfig_lookup(int segment, int bus);
 186 extern struct pci_mmcfg_region *__init pci_mmconfig_add(int segment, int start,
 187                                                         int end, u64 addr);
 188
 189 extern struct list_head pci_mmcfg_list;
 190
 191 #define PCI_MMCFG_BUS_OFFSET(bus)      ((bus) << 20)
 192
 193 /*
 194  * On AMD Fam10h CPUs, all PCI MMIO configuration space accesses must use
 195  * %eax.  No other source or target registers may be used.  The following
 196  * mmio_config_* accessors enforce this.  See "BIOS and Kernel Developer's
 197  * Guide (BKDG) For AMD Family 10h Processors", rev. 3.48, sec 2.11.1,
 198  * "MMIO Configuration Coding Requirements".
 199  */
 200 static inline unsigned char mmio_config_readb(void __iomem *pos)
 201 {
 202         u8 val;
 203         asm volatile("movb (%1),%%al" : "=a" (val) : "r" (pos));
 204         return val;
 205 }
 206
 207 static inline unsigned short mmio_config_readw(void __iomem *pos)
 208 {
 209         u16 val;
 210         asm volatile("movw (%1),%%ax" : "=a" (val) : "r" (pos));
 211         return val;
 212 }
 213
 214 static inline unsigned int mmio_config_readl(void __iomem *pos)
 215 {
 216         u32 val;
 217         asm volatile("movl (%1),%%eax" : "=a" (val) : "r" (pos));
 218         return val;
 219 }
 220
 221 static inline void mmio_config_writeb(void __iomem *pos, u8 val)
 222 {
 223         asm volatile("movb %%al,(%1)" : : "a" (val), "r" (pos) : "memory");
 224 }
 225
 226 static inline void mmio_config_writew(void __iomem *pos, u16 val)
 227 {
 228         asm volatile("movw %%ax,(%1)" : : "a" (val), "r" (pos) : "memory");
 229 }
 230
 231 static inline void mmio_config_writel(void __iomem *pos, u32 val)
 232 {
 233         asm volatile("movl %%eax,(%1)" : : "a" (val), "r" (pos) : "memory");
 234 }
 235
 236 #ifdef CONFIG_PCI
 237 # ifdef CONFIG_ACPI
 238 #  define x86_default_pci_init          pci_acpi_init
 239 # else
 240 #  define x86_default_pci_init          pci_legacy_init
 241 # endif
 242 # define x86_default_pci_init_irq       pcibios_irq_init
 243 # define x86_default_pci_fixup_irqs     pcibios_fixup_irqs
 244 #else
 245 # define x86_default_pci_init           NULL
 246 # define x86_default_pci_init_irq       NULL
 247 # define x86_default_pci_fixup_irqs     NULL
 248 #endif