arch/riscv/kernel/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2012 Regents of the University of California
   4  */
   5
   6 #include <linux/init.h>
   7 #include <linux/seq_file.h>
   8 #include <linux/of.h>
   9 #include <asm/hwcap.h>
  10 #include <asm/smp.h>
  11 #include <asm/pgtable.h>
  12
  13 /*
  14  * Returns the hart ID of the given device tree node, or -ENODEV if the node
  15  * isn't an enabled and valid RISC-V hart node.
  16  */
  17 int riscv_of_processor_hartid(struct device_node *node, unsigned long *hart)
  18 {
  19         const char *isa;
  20
  21         if (!of_device_is_compatible(node, "riscv")) {
  22                 pr_warn("Found incompatible CPU\n");
  23                 return -ENODEV;
  24         }
  25
  26         *hart = (unsigned long) of_get_cpu_hwid(node, 0);
  27         if (*hart == ~0UL) {
  28                 pr_warn("Found CPU without hart ID\n");
  29                 return -ENODEV;
  30         }
  31
  32         if (!of_device_is_available(node)) {
  33                 pr_info("CPU with hartid=%lu is not available\n", *hart);
  34                 return -ENODEV;
  35         }
  36
  37         if (of_property_read_string(node, "riscv,isa", &isa)) {
  38                 pr_warn("CPU with hartid=%lu has no \"riscv,isa\" property\n", *hart);
  39                 return -ENODEV;
  40         }
  41         if (isa[0] != 'r' || isa[1] != 'v') {
  42                 pr_warn("CPU with hartid=%lu has an invalid ISA of \"%s\"\n", *hart, isa);
  43                 return -ENODEV;
  44         }
  45
  46         return 0;
  47 }
  48
  49 /*
  50  * Find hart ID of the CPU DT node under which given DT node falls.
  51  *
  52  * To achieve this, we walk up the DT tree until we find an active
  53  * RISC-V core (HART) node and extract the cpuid from it.
  54  */
  55 int riscv_of_parent_hartid(struct device_node *node, unsigned long *hartid)
  56 {
  57         int rc;
  58
  59         for (; node; node = node->parent) {
  60                 if (of_device_is_compatible(node, "riscv")) {
  61                         rc = riscv_of_processor_hartid(node, hartid);
  62                         if (!rc)
  63                                 return 0;
  64                 }
  65         }
  66
  67         return -1;
  68 }
  69
  70 #ifdef CONFIG_PROC_FS
  71 #define __RISCV_ISA_EXT_DATA(UPROP, EXTID) \
  72         {                                                       \
  73                 .uprop = #UPROP,                                \
  74                 .isa_ext_id = EXTID,                            \
  75         }
  76 /*
  77  * Here are the ordering rules of extension naming defined by RISC-V
  78  * specification :
  79  * 1. All extensions should be separated from other multi-letter extensions
  80  *    by an underscore.
  81  * 2. The first letter following the 'Z' conventionally indicates the most
  82  *    closely related alphabetical extension category, IMAFDQLCBKJTPVH.
  83  *    If multiple 'Z' extensions are named, they should be ordered first
  84  *    by category, then alphabetically within a category.
  85  * 3. Standard supervisor-level extensions (starts with 'S') should be
  86  *    listed after standard unprivileged extensions.  If multiple
  87  *    supervisor-level extensions are listed, they should be ordered
  88  *    alphabetically.
  89  * 4. Non-standard extensions (starts with 'X') must be listed after all
  90  *    standard extensions. They must be separated from other multi-letter
  91  *    extensions by an underscore.
  92  */
  93 static struct riscv_isa_ext_data isa_ext_arr[] = {
  94         __RISCV_ISA_EXT_DATA(sscofpmf, RISCV_ISA_EXT_SSCOFPMF),
  95         __RISCV_ISA_EXT_DATA(svpbmt, RISCV_ISA_EXT_SVPBMT),
  96         __RISCV_ISA_EXT_DATA(zicbom, RISCV_ISA_EXT_ZICBOM),
  97         __RISCV_ISA_EXT_DATA("", RISCV_ISA_EXT_MAX),
  98 };
  99
 100 static void print_isa_ext(struct seq_file *f)
 101 {
 102         struct riscv_isa_ext_data *edata;
 103         int i = 0, arr_sz;
 104
 105         arr_sz = ARRAY_SIZE(isa_ext_arr) - 1;
 106
 107         /* No extension support available */
 108         if (arr_sz <= 0)
 109                 return;
 110
 111         for (i = 0; i <= arr_sz; i++) {
 112                 edata = &isa_ext_arr[i];
 113                 if (!__riscv_isa_extension_available(NULL, edata->isa_ext_id))
 114                         continue;
 115                 seq_printf(f, "_%s", edata->uprop);
 116         }
 117 }
 118
 119 /*
 120  * These are the only valid base (single letter) ISA extensions as per the spec.
 121  * It also specifies the canonical order in which it appears in the spec.
 122  * Some of the extension may just be a place holder for now (B, K, P, J).
 123  * This should be updated once corresponding extensions are ratified.
 124  */
 125 static const char base_riscv_exts[13] = "imafdqcbkjpvh";
 126
 127 static void print_isa(struct seq_file *f, const char *isa)
 128 {
 129         int i;
 130
 131         seq_puts(f, "isa\t\t: ");
 132         /* Print the rv[64/32] part */
 133         seq_write(f, isa, 4);
 134         for (i = 0; i < sizeof(base_riscv_exts); i++) {
 135                 if (__riscv_isa_extension_available(NULL, base_riscv_exts[i] - 'a'))
 136                         /* Print only enabled the base ISA extensions */
 137                         seq_write(f, &base_riscv_exts[i], 1);
 138         }
 139         print_isa_ext(f);
 140         seq_puts(f, "\n");
 141 }
 142
 143 static void print_mmu(struct seq_file *f)
 144 {
 145         char sv_type[16];
 146
 147 #ifdef CONFIG_MMU
 148 #if defined(CONFIG_32BIT)
 149         strncpy(sv_type, "sv32", 5);
 150 #elif defined(CONFIG_64BIT)
 151         if (pgtable_l5_enabled)
 152                 strncpy(sv_type, "sv57", 5);
 153         else if (pgtable_l4_enabled)
 154                 strncpy(sv_type, "sv48", 5);
 155         else
 156                 strncpy(sv_type, "sv39", 5);
 157 #endif
 158 #else
 159         strncpy(sv_type, "none", 5);
 160 #endif /* CONFIG_MMU */
 161         seq_printf(f, "mmu\t\t: %s\n", sv_type);
 162 }
 163
 164 static void *c_start(struct seq_file *m, loff_t *pos)
 165 {
 166         *pos = cpumask_next(*pos - 1, cpu_online_mask);
 167         if ((*pos) < nr_cpu_ids)
 168                 return (void *)(uintptr_t)(1 + *pos);
 169         return NULL;
 170 }
 171
 172 static void *c_next(struct seq_file *m, void *v, loff_t *pos)
 173 {
 174         (*pos)++;
 175         return c_start(m, pos);
 176 }
 177
 178 static void c_stop(struct seq_file *m, void *v)
 179 {
 180 }
 181
 182 static int c_show(struct seq_file *m, void *v)
 183 {
 184         unsigned long cpu_id = (unsigned long)v - 1;
 185         struct device_node *node = of_get_cpu_node(cpu_id, NULL);
 186         const char *compat, *isa;
 187
 188         seq_printf(m, "processor\t: %lu\n", cpu_id);
 189         seq_printf(m, "hart\t\t: %lu\n", cpuid_to_hartid_map(cpu_id));
 190         if (!of_property_read_string(node, "riscv,isa", &isa))
 191                 print_isa(m, isa);
 192         print_mmu(m);
 193         if (!of_property_read_string(node, "compatible", &compat)
 194             && strcmp(compat, "riscv"))
 195                 seq_printf(m, "uarch\t\t: %s\n", compat);
 196         seq_puts(m, "\n");
 197         of_node_put(node);
 198
 199         return 0;
 200 }
 201
 202 const struct seq_operations cpuinfo_op = {
 203         .start  = c_start,
 204         .next   = c_next,
 205         .stop   = c_stop,
 206         .show   = c_show
 207 };
 208
 209 #endif /* CONFIG_PROC_FS */