arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
  12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
  13  */
  14 #include <linux/init.h>
  15 #include <linux/mm.h>
  16 #include <linux/module.h>
  17 #include <linux/sched.h>
  18 #include <linux/smp.h>
  19 #include <linux/smp_lock.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/kallsyms.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/interrupt.h>
  24
  25 #include <asm/bootinfo.h>
  26 #include <asm/branch.h>
  27 #include <asm/break.h>
  28 #include <asm/cpu.h>
  29 #include <asm/dsp.h>
  30 #include <asm/fpu.h>
  31 #include <asm/mipsregs.h>
  32 #include <asm/mipsmtregs.h>
  33 #include <asm/module.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/ptrace.h>
  36 #include <asm/sections.h>
  37 #include <asm/system.h>
  38 #include <asm/tlbdebug.h>
  39 #include <asm/traps.h>
  40 #include <asm/uaccess.h>
  41 #include <asm/mmu_context.h>
  42 #include <asm/watch.h>
  43 #include <asm/types.h>
  44
  45 extern asmlinkage void handle_int(void);
  46 extern asmlinkage void handle_tlbm(void);
  47 extern asmlinkage void handle_tlbl(void);
  48 extern asmlinkage void handle_tlbs(void);
  49 extern asmlinkage void handle_adel(void);
  50 extern asmlinkage void handle_ades(void);
  51 extern asmlinkage void handle_ibe(void);
  52 extern asmlinkage void handle_dbe(void);
  53 extern asmlinkage void handle_sys(void);
  54 extern asmlinkage void handle_bp(void);
  55 extern asmlinkage void handle_ri(void);
  56 extern asmlinkage void handle_cpu(void);
  57 extern asmlinkage void handle_ov(void);
  58 extern asmlinkage void handle_tr(void);
  59 extern asmlinkage void handle_fpe(void);
  60 extern asmlinkage void handle_mdmx(void);
  61 extern asmlinkage void handle_watch(void);
  62 extern asmlinkage void handle_mt(void);
  63 extern asmlinkage void handle_dsp(void);
  64 extern asmlinkage void handle_mcheck(void);
  65 extern asmlinkage void handle_reserved(void);
  66
  67 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
  68         struct mips_fpu_struct *ctx);
  69
  70 void (*board_be_init)(void);
  71 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  72 void (*board_nmi_handler_setup)(void);
  73 void (*board_ejtag_handler_setup)(void);
  74 void (*board_bind_eic_interrupt)(int irq, int regset);
  75
  76 /*
  77  * These constant is for searching for possible module text segments.
  78  * MODULE_RANGE is a guess of how much space is likely to be vmalloced.
  79  */
  80 #define MODULE_RANGE (8*1024*1024)
  81
  82 static void show_trace(unsigned long *stack)
  83 {
  84         const int field = 2 * sizeof(unsigned long);
  85         unsigned long addr;
  86
  87         printk("Call Trace:");
  88 #ifdef CONFIG_KALLSYMS
  89         printk("\n");
  90 #endif
  91         while (!kstack_end(stack)) {
  92                 addr = *stack++;
  93                 if (__kernel_text_address(addr)) {
  94                         printk(" [<%0*lx>] ", field, addr);
  95                         print_symbol("%s\n", addr);
  96                 }
  97         }
  98         printk("\n");
  99 }
 100
 101 #ifdef CONFIG_KALLSYMS
 102 static int raw_show_trace;
 103 static int __init set_raw_show_trace(char *str)
 104 {
 105         raw_show_trace = 1;
 106         return 1;
 107 }
 108 __setup("raw_show_trace", set_raw_show_trace);
 109
 110 extern unsigned long unwind_stack(struct task_struct *task,
 111                                   unsigned long **sp, unsigned long pc);
 112 static void show_frametrace(struct task_struct *task, struct pt_regs *regs)
 113 {
 114         const int field = 2 * sizeof(unsigned long);
 115         unsigned long *stack = (long *)regs->regs[29];
 116         unsigned long pc = regs->cp0_epc;
 117         int top = 1;
 118
 119         if (raw_show_trace || !__kernel_text_address(pc)) {
 120                 show_trace(stack);
 121                 return;
 122         }
 123         printk("Call Trace:\n");
 124         while (__kernel_text_address(pc)) {
 125                 printk(" [<%0*lx>] ", field, pc);
 126                 print_symbol("%s\n", pc);
 127                 pc = unwind_stack(task, &stack, pc);
 128                 if (top && pc == 0)
 129                         pc = regs->regs[31];    /* leaf? */
 130                 top = 0;
 131         }
 132         printk("\n");
 133 }
 134 #else
 135 #define show_frametrace(task, r) show_trace((long *)(r)->regs[29]);
 136 #endif
 137
 138 /*
 139  * This routine abuses get_user()/put_user() to reference pointers
 140  * with at least a bit of error checking ...
 141  */
 142 static void show_stacktrace(struct task_struct *task, struct pt_regs *regs)
 143 {
 144         const int field = 2 * sizeof(unsigned long);
 145         long stackdata;
 146         int i;
 147         unsigned long *sp = (unsigned long *)regs->regs[29];
 148
 149         printk("Stack :");
 150         i = 0;
 151         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 152                 if (i && ((i % (64 / field)) == 0))
 153                         printk("\n       ");
 154                 if (i > 39) {
 155                         printk(" ...");
 156                         break;
 157                 }
 158
 159                 if (__get_user(stackdata, sp++)) {
 160                         printk(" (Bad stack address)");
 161                         break;
 162                 }
 163
 164                 printk(" %0*lx", field, stackdata);
 165                 i++;
 166         }
 167         printk("\n");
 168         show_frametrace(task, regs);
 169 }
 170
 171 static noinline void prepare_frametrace(struct pt_regs *regs)
 172 {
 173         __asm__ __volatile__(
 174                 "1: la $2, 1b\n\t"
 175 #ifdef CONFIG_64BIT
 176                 "sd $2, %0\n\t"
 177                 "sd $29, %1\n\t"
 178                 "sd $31, %2\n\t"
 179 #else
 180                 "sw $2, %0\n\t"
 181                 "sw $29, %1\n\t"
 182                 "sw $31, %2\n\t"
 183 #endif
 184                 : "=m" (regs->cp0_epc),
 185                 "=m" (regs->regs[29]), "=m" (regs->regs[31])
 186                 : : "memory");
 187 }
 188
 189 void show_stack(struct task_struct *task, unsigned long *sp)
 190 {
 191         struct pt_regs regs;
 192         if (sp) {
 193                 regs.regs[29] = (unsigned long)sp;
 194                 regs.regs[31] = 0;
 195                 regs.cp0_epc = 0;
 196         } else {
 197                 if (task && task != current) {
 198                         regs.regs[29] = task->thread.reg29;
 199                         regs.regs[31] = 0;
 200                         regs.cp0_epc = task->thread.reg31;
 201                 } else {
 202                         prepare_frametrace(&regs);
 203                 }
 204         }
 205         show_stacktrace(task, &regs);
 206 }
 207
 208 /*
 209  * The architecture-independent dump_stack generator
 210  */
 211 void dump_stack(void)
 212 {
 213         unsigned long stack;
 214
 215 #ifdef CONFIG_KALLSYMS
 216         if (!raw_show_trace) {
 217                 struct pt_regs regs;
 218                 prepare_frametrace(&regs);
 219                 show_frametrace(current, &regs);
 220                 return;
 221         }
 222 #endif
 223         show_trace(&stack);
 224 }
 225
 226 EXPORT_SYMBOL(dump_stack);
 227
 228 void show_code(unsigned int *pc)
 229 {
 230         long i;
 231
 232         printk("\nCode:");
 233
 234         for(i = -3 ; i < 6 ; i++) {
 235                 unsigned int insn;
 236                 if (__get_user(insn, pc + i)) {
 237                         printk(" (Bad address in epc)\n");
 238                         break;
 239                 }
 240                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
 241         }
 242 }
 243
 244 void show_regs(struct pt_regs *regs)
 245 {
 246         const int field = 2 * sizeof(unsigned long);
 247         unsigned int cause = regs->cp0_cause;
 248         int i;
 249
 250         printk("Cpu %d\n", smp_processor_id());
 251
 252         /*
 253          * Saved main processor registers
 254          */
 255         for (i = 0; i < 32; ) {
 256                 if ((i % 4) == 0)
 257                         printk("$%2d   :", i);
 258                 if (i == 0)
 259                         printk(" %0*lx", field, 0UL);
 260                 else if (i == 26 || i == 27)
 261                         printk(" %*s", field, "");
 262                 else
 263                         printk(" %0*lx", field, regs->regs[i]);
 264
 265                 i++;
 266                 if ((i % 4) == 0)
 267                         printk("\n");
 268         }
 269
 270         printk("Hi    : %0*lx\n", field, regs->hi);
 271         printk("Lo    : %0*lx\n", field, regs->lo);
 272
 273         /*
 274          * Saved cp0 registers
 275          */
 276         printk("epc   : %0*lx ", field, regs->cp0_epc);
 277         print_symbol("%s ", regs->cp0_epc);
 278         printk("    %s\n", print_tainted());
 279         printk("ra    : %0*lx ", field, regs->regs[31]);
 280         print_symbol("%s\n", regs->regs[31]);
 281
 282         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 283
 284         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
 285                 if (regs->cp0_status & ST0_KUO)
 286                         printk("KUo ");
 287                 if (regs->cp0_status & ST0_IEO)
 288                         printk("IEo ");
 289                 if (regs->cp0_status & ST0_KUP)
 290                         printk("KUp ");
 291                 if (regs->cp0_status & ST0_IEP)
 292                         printk("IEp ");
 293                 if (regs->cp0_status & ST0_KUC)
 294                         printk("KUc ");
 295                 if (regs->cp0_status & ST0_IEC)
 296                         printk("IEc ");
 297         } else {
 298                 if (regs->cp0_status & ST0_KX)
 299                         printk("KX ");
 300                 if (regs->cp0_status & ST0_SX)
 301                         printk("SX ");
 302                 if (regs->cp0_status & ST0_UX)
 303                         printk("UX ");
 304                 switch (regs->cp0_status & ST0_KSU) {
 305                 case KSU_USER:
 306                         printk("USER ");
 307                         break;
 308                 case KSU_SUPERVISOR:
 309                         printk("SUPERVISOR ");
 310                         break;
 311                 case KSU_KERNEL:
 312                         printk("KERNEL ");
 313                         break;
 314                 default:
 315                         printk("BAD_MODE ");
 316                         break;
 317                 }
 318                 if (regs->cp0_status & ST0_ERL)
 319                         printk("ERL ");
 320                 if (regs->cp0_status & ST0_EXL)
 321                         printk("EXL ");
 322                 if (regs->cp0_status & ST0_IE)
 323                         printk("IE ");
 324         }
 325         printk("\n");
 326
 327         printk("Cause : %08x\n", cause);
 328
 329         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 330         if (1 <= cause && cause <= 5)
 331                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 332
 333         printk("PrId  : %08x\n", read_c0_prid());
 334 }
 335
 336 void show_registers(struct pt_regs *regs)
 337 {
 338         show_regs(regs);
 339         print_modules();
 340         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
 341                 current->comm, current->pid, current_thread_info(), current);
 342         show_stacktrace(current, regs);
 343         show_code((unsigned int *) regs->cp0_epc);
 344         printk("\n");
 345 }
 346
 347 static DEFINE_SPINLOCK(die_lock);
 348
 349 NORET_TYPE void ATTRIB_NORET die(const char * str, struct pt_regs * regs)
 350 {
 351         static int die_counter;
 352 #ifdef CONFIG_MIPS_MT_SMTC
 353         unsigned long dvpret = dvpe();
 354 #endif /* CONFIG_MIPS_MT_SMTC */
 355
 356         console_verbose();
 357         spin_lock_irq(&die_lock);
 358         bust_spinlocks(1);
 359 #ifdef CONFIG_MIPS_MT_SMTC
 360         mips_mt_regdump(dvpret);
 361 #endif /* CONFIG_MIPS_MT_SMTC */
 362         printk("%s[#%d]:\n", str, ++die_counter);
 363         show_registers(regs);
 364         spin_unlock_irq(&die_lock);
 365
 366         if (in_interrupt())
 367                 panic("Fatal exception in interrupt");
 368
 369         if (panic_on_oops) {
 370                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
 371                 ssleep(5);
 372                 panic("Fatal exception");
 373         }
 374
 375         do_exit(SIGSEGV);
 376 }
 377
 378 extern const struct exception_table_entry __start___dbe_table[];
 379 extern const struct exception_table_entry __stop___dbe_table[];
 380
 381 void __declare_dbe_table(void)
 382 {
 383         __asm__ __volatile__(
 384         ".section\t__dbe_table,\"a\"\n\t"
 385         ".previous"
 386         );
 387 }
 388
 389 /* Given an address, look for it in the exception tables. */
 390 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 391 {
 392         const struct exception_table_entry *e;
 393
 394         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 395         if (!e)
 396                 e = search_module_dbetables(addr);
 397         return e;
 398 }
 399
 400 asmlinkage void do_be(struct pt_regs *regs)
 401 {
 402         const int field = 2 * sizeof(unsigned long);
 403         const struct exception_table_entry *fixup = NULL;
 404         int data = regs->cp0_cause & 4;
 405         int action = MIPS_BE_FATAL;
 406
 407         /* XXX For now.  Fixme, this searches the wrong table ...  */
 408         if (data && !user_mode(regs))
 409                 fixup = search_dbe_tables(exception_epc(regs));
 410
 411         if (fixup)
 412                 action = MIPS_BE_FIXUP;
 413
 414         if (board_be_handler)
 415                 action = board_be_handler(regs, fixup != 0);
 416
 417         switch (action) {
 418         case MIPS_BE_DISCARD:
 419                 return;
 420         case MIPS_BE_FIXUP:
 421                 if (fixup) {
 422                         regs->cp0_epc = fixup->nextinsn;
 423                         return;
 424                 }
 425                 break;
 426         default:
 427                 break;
 428         }
 429
 430         /*
 431          * Assume it would be too dangerous to continue ...
 432          */
 433         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 434                data ? "Data" : "Instruction",
 435                field, regs->cp0_epc, field, regs->regs[31]);
 436         die_if_kernel("Oops", regs);
 437         force_sig(SIGBUS, current);
 438 }
 439
 440 static inline int get_insn_opcode(struct pt_regs *regs, unsigned int *opcode)
 441 {
 442         unsigned int __user *epc;
 443
 444         epc = (unsigned int __user *) regs->cp0_epc +
 445               ((regs->cp0_cause & CAUSEF_BD) != 0);
 446         if (!get_user(*opcode, epc))
 447                 return 0;
 448
 449         force_sig(SIGSEGV, current);
 450         return 1;
 451 }
 452
 453 /*
 454  * ll/sc emulation
 455  */
 456
 457 #define OPCODE 0xfc000000
 458 #define BASE   0x03e00000
 459 #define RT     0x001f0000
 460 #define OFFSET 0x0000ffff
 461 #define LL     0xc0000000
 462 #define SC     0xe0000000
 463 #define SPEC3  0x7c000000
 464 #define RD     0x0000f800
 465 #define FUNC   0x0000003f
 466 #define RDHWR  0x0000003b
 467
 468 /*
 469  * The ll_bit is cleared by r*_switch.S
 470  */
 471
 472 unsigned long ll_bit;
 473
 474 static struct task_struct *ll_task = NULL;
 475
 476 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
 477 {
 478         unsigned long value, __user *vaddr;
 479         long offset;
 480         int signal = 0;
 481
 482         /*
 483          * analyse the ll instruction that just caused a ri exception
 484          * and put the referenced address to addr.
 485          */
 486
 487         /* sign extend offset */
 488         offset = opcode & OFFSET;
 489         offset <<= 16;
 490         offset >>= 16;
 491
 492         vaddr = (unsigned long __user *)
 493                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 494
 495         if ((unsigned long)vaddr & 3) {
 496                 signal = SIGBUS;
 497                 goto sig;
 498         }
 499         if (get_user(value, vaddr)) {
 500                 signal = SIGSEGV;
 501                 goto sig;
 502         }
 503
 504         preempt_disable();
 505
 506         if (ll_task == NULL || ll_task == current) {
 507                 ll_bit = 1;
 508         } else {
 509                 ll_bit = 0;
 510         }
 511         ll_task = current;
 512
 513         preempt_enable();
 514
 515         compute_return_epc(regs);
 516
 517         regs->regs[(opcode & RT) >> 16] = value;
 518
 519         return;
 520
 521 sig:
 522         force_sig(signal, current);
 523 }
 524
 525 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
 526 {
 527         unsigned long __user *vaddr;
 528         unsigned long reg;
 529         long offset;
 530         int signal = 0;
 531
 532         /*
 533          * analyse the sc instruction that just caused a ri exception
 534          * and put the referenced address to addr.
 535          */
 536
 537         /* sign extend offset */
 538         offset = opcode & OFFSET;
 539         offset <<= 16;
 540         offset >>= 16;
 541
 542         vaddr = (unsigned long __user *)
 543                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 544         reg = (opcode & RT) >> 16;
 545
 546         if ((unsigned long)vaddr & 3) {
 547                 signal = SIGBUS;
 548                 goto sig;
 549         }
 550
 551         preempt_disable();
 552
 553         if (ll_bit == 0 || ll_task != current) {
 554                 compute_return_epc(regs);
 555                 regs->regs[reg] = 0;
 556                 preempt_enable();
 557                 return;
 558         }
 559
 560         preempt_enable();
 561
 562         if (put_user(regs->regs[reg], vaddr)) {
 563                 signal = SIGSEGV;
 564                 goto sig;
 565         }
 566
 567         compute_return_epc(regs);
 568         regs->regs[reg] = 1;
 569
 570         return;
 571
 572 sig:
 573         force_sig(signal, current);
 574 }
 575
 576 /*
 577  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 578  * opcodes are supposed to result in coprocessor unusable exceptions if
 579  * executed on ll/sc-less processors.  That's the theory.  In practice a
 580  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 581  * instead, so we're doing the emulation thing in both exception handlers.
 582  */
 583 static inline int simulate_llsc(struct pt_regs *regs)
 584 {
 585         unsigned int opcode;
 586
 587         if (unlikely(get_insn_opcode(regs, &opcode)))
 588                 return -EFAULT;
 589
 590         if ((opcode & OPCODE) == LL) {
 591                 simulate_ll(regs, opcode);
 592                 return 0;
 593         }
 594         if ((opcode & OPCODE) == SC) {
 595                 simulate_sc(regs, opcode);
 596                 return 0;
 597         }
 598
 599         return -EFAULT;                 /* Strange things going on ... */
 600 }
 601
 602 /*
 603  * Simulate trapping 'rdhwr' instructions to provide user accessible
 604  * registers not implemented in hardware.  The only current use of this
 605  * is the thread area pointer.
 606  */
 607 static inline int simulate_rdhwr(struct pt_regs *regs)
 608 {
 609         struct thread_info *ti = task_thread_info(current);
 610         unsigned int opcode;
 611
 612         if (unlikely(get_insn_opcode(regs, &opcode)))
 613                 return -EFAULT;
 614
 615         if (unlikely(compute_return_epc(regs)))
 616                 return -EFAULT;
 617
 618         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 619                 int rd = (opcode & RD) >> 11;
 620                 int rt = (opcode & RT) >> 16;
 621                 switch (rd) {
 622                         case 29:
 623                                 regs->regs[rt] = ti->tp_value;
 624                                 return 0;
 625                         default:
 626                                 return -EFAULT;
 627                 }
 628         }
 629
 630         /* Not ours.  */
 631         return -EFAULT;
 632 }
 633
 634 asmlinkage void do_ov(struct pt_regs *regs)
 635 {
 636         siginfo_t info;
 637
 638         die_if_kernel("Integer overflow", regs);
 639
 640         info.si_code = FPE_INTOVF;
 641         info.si_signo = SIGFPE;
 642         info.si_errno = 0;
 643         info.si_addr = (void __user *) regs->cp0_epc;
 644         force_sig_info(SIGFPE, &info, current);
 645 }
 646
 647 /*
 648  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 649  */
 650 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 651 {
 652         die_if_kernel("FP exception in kernel code", regs);
 653
 654         if (fcr31 & FPU_CSR_UNI_X) {
 655                 int sig;
 656
 657                 preempt_disable();
 658
 659 #ifdef CONFIG_PREEMPT
 660                 if (!is_fpu_owner()) {
 661                         /* We might lose fpu before disabling preempt... */
 662                         own_fpu();
 663                         BUG_ON(!used_math());
 664                         restore_fp(current);
 665                 }
 666 #endif
 667                 /*
 668                  * Unimplemented operation exception.  If we've got the full
 669                  * software emulator on-board, let's use it...
 670                  *
 671                  * Force FPU to dump state into task/thread context.  We're
 672                  * moving a lot of data here for what is probably a single
 673                  * instruction, but the alternative is to pre-decode the FP
 674                  * register operands before invoking the emulator, which seems
 675                  * a bit extreme for what should be an infrequent event.
 676                  */
 677                 save_fp(current);
 678                 /* Ensure 'resume' not overwrite saved fp context again. */
 679                 lose_fpu();
 680
 681                 preempt_enable();
 682
 683                 /* Run the emulator */
 684                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu);
 685
 686                 preempt_disable();
 687
 688                 own_fpu();      /* Using the FPU again.  */
 689                 /*
 690                  * We can't allow the emulated instruction to leave any of
 691                  * the cause bit set in $fcr31.
 692                  */
 693                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 694
 695                 /* Restore the hardware register state */
 696                 restore_fp(current);
 697
 698                 preempt_enable();
 699
 700                 /* If something went wrong, signal */
 701                 if (sig)
 702                         force_sig(sig, current);
 703
 704                 return;
 705         }
 706
 707         force_sig(SIGFPE, current);
 708 }
 709
 710 asmlinkage void do_bp(struct pt_regs *regs)
 711 {
 712         unsigned int opcode, bcode;
 713         siginfo_t info;
 714
 715         die_if_kernel("Break instruction in kernel code", regs);
 716
 717         if (get_insn_opcode(regs, &opcode))
 718                 return;
 719
 720         /*
 721          * There is the ancient bug in the MIPS assemblers that the break
 722          * code starts left to bit 16 instead to bit 6 in the opcode.
 723          * Gas is bug-compatible, but not always, grrr...
 724          * We handle both cases with a simple heuristics.  --macro
 725          */
 726         bcode = ((opcode >> 6) & ((1 << 20) - 1));
 727         if (bcode < (1 << 10))
 728                 bcode <<= 10;
 729
 730         /*
 731          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
 732          * insns, even for break codes that indicate arithmetic failures.
 733          * Weird ...)
 734          * But should we continue the brokenness???  --macro
 735          */
 736         switch (bcode) {
 737         case BRK_OVERFLOW << 10:
 738         case BRK_DIVZERO << 10:
 739                 if (bcode == (BRK_DIVZERO << 10))
 740                         info.si_code = FPE_INTDIV;
 741                 else
 742                         info.si_code = FPE_INTOVF;
 743                 info.si_signo = SIGFPE;
 744                 info.si_errno = 0;
 745                 info.si_addr = (void __user *) regs->cp0_epc;
 746                 force_sig_info(SIGFPE, &info, current);
 747                 break;
 748         default:
 749                 force_sig(SIGTRAP, current);
 750         }
 751 }
 752
 753 asmlinkage void do_tr(struct pt_regs *regs)
 754 {
 755         unsigned int opcode, tcode = 0;
 756         siginfo_t info;
 757
 758         die_if_kernel("Trap instruction in kernel code", regs);
 759
 760         if (get_insn_opcode(regs, &opcode))
 761                 return;
 762
 763         /* Immediate versions don't provide a code.  */
 764         if (!(opcode & OPCODE))
 765                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
 766
 767         /*
 768          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
 769          * insns, even for trap codes that indicate arithmetic failures.
 770          * Weird ...)
 771          * But should we continue the brokenness???  --macro
 772          */
 773         switch (tcode) {
 774         case BRK_OVERFLOW:
 775         case BRK_DIVZERO:
 776                 if (tcode == BRK_DIVZERO)
 777                         info.si_code = FPE_INTDIV;
 778                 else
 779                         info.si_code = FPE_INTOVF;
 780                 info.si_signo = SIGFPE;
 781                 info.si_errno = 0;
 782                 info.si_addr = (void __user *) regs->cp0_epc;
 783                 force_sig_info(SIGFPE, &info, current);
 784                 break;
 785         default:
 786                 force_sig(SIGTRAP, current);
 787         }
 788 }
 789
 790 asmlinkage void do_ri(struct pt_regs *regs)
 791 {
 792         die_if_kernel("Reserved instruction in kernel code", regs);
 793
 794         if (!cpu_has_llsc)
 795                 if (!simulate_llsc(regs))
 796                         return;
 797
 798         if (!simulate_rdhwr(regs))
 799                 return;
 800
 801         force_sig(SIGILL, current);
 802 }
 803
 804 asmlinkage void do_cpu(struct pt_regs *regs)
 805 {
 806         unsigned int cpid;
 807
 808         die_if_kernel("do_cpu invoked from kernel context!", regs);
 809
 810         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
 811
 812         switch (cpid) {
 813         case 0:
 814                 if (!cpu_has_llsc)
 815                         if (!simulate_llsc(regs))
 816                                 return;
 817
 818                 if (!simulate_rdhwr(regs))
 819                         return;
 820
 821                 break;
 822
 823         case 1:
 824                 preempt_disable();
 825
 826                 own_fpu();
 827                 if (used_math()) {      /* Using the FPU again.  */
 828                         restore_fp(current);
 829                 } else {                        /* First time FPU user.  */
 830                         init_fpu();
 831                         set_used_math();
 832                 }
 833
 834                 preempt_enable();
 835
 836                 if (!cpu_has_fpu) {
 837                         int sig = fpu_emulator_cop1Handler(regs,
 838                                                 &current->thread.fpu);
 839                         if (sig)
 840                                 force_sig(sig, current);
 841 #ifdef CONFIG_MIPS_MT_FPAFF
 842                         else {
 843                         /*
 844                          * MIPS MT processors may have fewer FPU contexts
 845                          * than CPU threads. If we've emulated more than
 846                          * some threshold number of instructions, force
 847                          * migration to a "CPU" that has FP support.
 848                          */
 849                          if(mt_fpemul_threshold > 0
 850                          && ((current->thread.emulated_fp++
 851                             > mt_fpemul_threshold))) {
 852                           /*
 853                            * If there's no FPU present, or if the
 854                            * application has already restricted
 855                            * the allowed set to exclude any CPUs
 856                            * with FPUs, we'll skip the procedure.
 857                            */
 858                           if (cpus_intersects(current->cpus_allowed,
 859                                                 mt_fpu_cpumask)) {
 860                             cpumask_t tmask;
 861
 862                             cpus_and(tmask,
 863                                         current->thread.user_cpus_allowed,
 864                                         mt_fpu_cpumask);
 865                             set_cpus_allowed(current, tmask);
 866                             current->thread.mflags |= MF_FPUBOUND;
 867                           }
 868                          }
 869                         }
 870 #endif /* CONFIG_MIPS_MT_FPAFF */
 871                 }
 872
 873                 return;
 874
 875         case 2:
 876         case 3:
 877                 die_if_kernel("do_cpu invoked from kernel context!", regs);
 878                 break;
 879         }
 880
 881         force_sig(SIGILL, current);
 882 }
 883
 884 asmlinkage void do_mdmx(struct pt_regs *regs)
 885 {
 886         force_sig(SIGILL, current);
 887 }
 888
 889 asmlinkage void do_watch(struct pt_regs *regs)
 890 {
 891         /*
 892          * We use the watch exception where available to detect stack
 893          * overflows.
 894          */
 895         dump_tlb_all();
 896         show_regs(regs);
 897         panic("Caught WATCH exception - probably caused by stack overflow.");
 898 }
 899
 900 asmlinkage void do_mcheck(struct pt_regs *regs)
 901 {
 902         const int field = 2 * sizeof(unsigned long);
 903         int multi_match = regs->cp0_status & ST0_TS;
 904
 905         show_regs(regs);
 906
 907         if (multi_match) {
 908                 printk("Index   : %0x\n", read_c0_index());
 909                 printk("Pagemask: %0x\n", read_c0_pagemask());
 910                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
 911                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
 912                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
 913                 printk("\n");
 914                 dump_tlb_all();
 915         }
 916
 917         show_code((unsigned int *) regs->cp0_epc);
 918
 919         /*
 920          * Some chips may have other causes of machine check (e.g. SB1
 921          * graduation timer)
 922          */
 923         panic("Caught Machine Check exception - %scaused by multiple "
 924               "matching entries in the TLB.",
 925               (multi_match) ? "" : "not ");
 926 }
 927
 928 asmlinkage void do_mt(struct pt_regs *regs)
 929 {
 930         int subcode;
 931
 932         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
 933                         >> VPECONTROL_EXCPT_SHIFT;
 934         switch (subcode) {
 935         case 0:
 936                 printk(KERN_DEBUG "Thread Underflow\n");
 937                 break;
 938         case 1:
 939                 printk(KERN_DEBUG "Thread Overflow\n");
 940                 break;
 941         case 2:
 942                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
 943                 break;
 944         case 3:
 945                 printk(KERN_DEBUG "Gating Storage Exception\n");
 946                 break;
 947         case 4:
 948                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
 949                 break;
 950         case 5:
 951                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
 952                 break;
 953         default:
 954                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
 955                         subcode);
 956                 break;
 957         }
 958         die_if_kernel("MIPS MT Thread exception in kernel", regs);
 959
 960         force_sig(SIGILL, current);
 961 }
 962
 963
 964 asmlinkage void do_dsp(struct pt_regs *regs)
 965 {
 966         if (cpu_has_dsp)
 967                 panic("Unexpected DSP exception\n");
 968
 969         force_sig(SIGILL, current);
 970 }
 971
 972 asmlinkage void do_reserved(struct pt_regs *regs)
 973 {
 974         /*
 975          * Game over - no way to handle this if it ever occurs.  Most probably
 976          * caused by a new unknown cpu type or after another deadly
 977          * hard/software error.
 978          */
 979         show_regs(regs);
 980         panic("Caught reserved exception %ld - should not happen.",
 981               (regs->cp0_cause & 0x7f) >> 2);
 982 }
 983
 984 asmlinkage void do_default_vi(struct pt_regs *regs)
 985 {
 986         show_regs(regs);
 987         panic("Caught unexpected vectored interrupt.");
 988 }
 989
 990 /*
 991  * Some MIPS CPUs can enable/disable for cache parity detection, but do
 992  * it different ways.
 993  */
 994 static inline void parity_protection_init(void)
 995 {
 996         switch (current_cpu_data.cputype) {
 997         case CPU_24K:
 998         case CPU_34K:
 999         case CPU_5KC:
1000                 write_c0_ecc(0x80000000);
1001                 back_to_back_c0_hazard();
1002                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1003                 printk(KERN_INFO "Cache parity protection %sabled\n",
1004                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1005                 break;
1006         case CPU_20KC:
1007         case CPU_25KF:
1008                 /* Clear the DE bit (bit 16) in the c0_status register. */
1009                 printk(KERN_INFO "Enable cache parity protection for "
1010                        "MIPS 20KC/25KF CPUs.\n");
1011                 clear_c0_status(ST0_DE);
1012                 break;
1013         default:
1014                 break;
1015         }
1016 }
1017
1018 asmlinkage void cache_parity_error(void)
1019 {
1020         const int field = 2 * sizeof(unsigned long);
1021         unsigned int reg_val;
1022
1023         /* For the moment, report the problem and hang. */
1024         printk("Cache error exception:\n");
1025         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1026         reg_val = read_c0_cacheerr();
1027         printk("c0_cacheerr == %08x\n", reg_val);
1028
1029         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1030                reg_val & (1<<30) ? "secondary" : "primary",
1031                reg_val & (1<<31) ? "data" : "insn");
1032         printk("Error bits: %s%s%s%s%s%s%s\n",
1033                reg_val & (1<<29) ? "ED " : "",
1034                reg_val & (1<<28) ? "ET " : "",
1035                reg_val & (1<<26) ? "EE " : "",
1036                reg_val & (1<<25) ? "EB " : "",
1037                reg_val & (1<<24) ? "EI " : "",
1038                reg_val & (1<<23) ? "E1 " : "",
1039                reg_val & (1<<22) ? "E0 " : "");
1040         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1041
1042 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1043         if (reg_val & (1<<22))
1044                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1045
1046         if (reg_val & (1<<23))
1047                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1048 #endif
1049
1050         panic("Can't handle the cache error!");
1051 }
1052
1053 /*
1054  * SDBBP EJTAG debug exception handler.
1055  * We skip the instruction and return to the next instruction.
1056  */
1057 void ejtag_exception_handler(struct pt_regs *regs)
1058 {
1059         const int field = 2 * sizeof(unsigned long);
1060         unsigned long depc, old_epc;
1061         unsigned int debug;
1062
1063         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1064         depc = read_c0_depc();
1065         debug = read_c0_debug();
1066         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1067         if (debug & 0x80000000) {
1068                 /*
1069                  * In branch delay slot.
1070                  * We cheat a little bit here and use EPC to calculate the
1071                  * debug return address (DEPC). EPC is restored after the
1072                  * calculation.
1073                  */
1074                 old_epc = regs->cp0_epc;
1075                 regs->cp0_epc = depc;
1076                 __compute_return_epc(regs);
1077                 depc = regs->cp0_epc;
1078                 regs->cp0_epc = old_epc;
1079         } else
1080                 depc += 4;
1081         write_c0_depc(depc);
1082
1083 #if 0
1084         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1085         write_c0_debug(debug | 0x100);
1086 #endif
1087 }
1088
1089 /*
1090  * NMI exception handler.
1091  */
1092 void nmi_exception_handler(struct pt_regs *regs)
1093 {
1094 #ifdef CONFIG_MIPS_MT_SMTC
1095         unsigned long dvpret = dvpe();
1096         bust_spinlocks(1);
1097         printk("NMI taken!!!!\n");
1098         mips_mt_regdump(dvpret);
1099 #else
1100         bust_spinlocks(1);
1101         printk("NMI taken!!!!\n");
1102 #endif /* CONFIG_MIPS_MT_SMTC */
1103         die("NMI", regs);
1104         while(1) ;
1105 }
1106
1107 #define VECTORSPACING 0x100     /* for EI/VI mode */
1108
1109 unsigned long ebase;
1110 unsigned long exception_handlers[32];
1111 unsigned long vi_handlers[64];
1112
1113 /*
1114  * As a side effect of the way this is implemented we're limited
1115  * to interrupt handlers in the address range from
1116  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1117  */
1118 void *set_except_vector(int n, void *addr)
1119 {
1120         unsigned long handler = (unsigned long) addr;
1121         unsigned long old_handler = exception_handlers[n];
1122
1123         exception_handlers[n] = handler;
1124         if (n == 0 && cpu_has_divec) {
1125                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1126                                                  (0x03ffffff & (handler >> 2));
1127                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1128         }
1129         return (void *)old_handler;
1130 }
1131
1132 #ifdef CONFIG_CPU_MIPSR2_SRS
1133 /*
1134  * MIPSR2 shadow register set allocation
1135  * FIXME: SMP...
1136  */
1137
1138 static struct shadow_registers {
1139         /*
1140          * Number of shadow register sets supported
1141          */
1142         unsigned long sr_supported;
1143         /*
1144          * Bitmap of allocated shadow registers
1145          */
1146         unsigned long sr_allocated;
1147 } shadow_registers;
1148
1149 static void mips_srs_init(void)
1150 {
1151         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1152         printk(KERN_INFO "%d MIPSR2 register sets available\n",
1153                shadow_registers.sr_supported);
1154         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1155 }
1156
1157 int mips_srs_max(void)
1158 {
1159         return shadow_registers.sr_supported;
1160 }
1161
1162 int mips_srs_alloc(void)
1163 {
1164         struct shadow_registers *sr = &shadow_registers;
1165         int set;
1166
1167 again:
1168         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1169         if (set >= sr->sr_supported)
1170                 return -1;
1171
1172         if (test_and_set_bit(set, &sr->sr_allocated))
1173                 goto again;
1174
1175         return set;
1176 }
1177
1178 void mips_srs_free(int set)
1179 {
1180         struct shadow_registers *sr = &shadow_registers;
1181
1182         clear_bit(set, &sr->sr_allocated);
1183 }
1184
1185 static void *set_vi_srs_handler(int n, void *addr, int srs)
1186 {
1187         unsigned long handler;
1188         unsigned long old_handler = vi_handlers[n];
1189         u32 *w;
1190         unsigned char *b;
1191
1192         if (!cpu_has_veic && !cpu_has_vint)
1193                 BUG();
1194
1195         if (addr == NULL) {
1196                 handler = (unsigned long) do_default_vi;
1197                 srs = 0;
1198         } else
1199                 handler = (unsigned long) addr;
1200         vi_handlers[n] = (unsigned long) addr;
1201
1202         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1203
1204         if (srs >= mips_srs_max())
1205                 panic("Shadow register set %d not supported", srs);
1206
1207         if (cpu_has_veic) {
1208                 if (board_bind_eic_interrupt)
1209                         board_bind_eic_interrupt (n, srs);
1210         } else if (cpu_has_vint) {
1211                 /* SRSMap is only defined if shadow sets are implemented */
1212                 if (mips_srs_max() > 1)
1213                         change_c0_srsmap (0xf << n*4, srs << n*4);
1214         }
1215
1216         if (srs == 0) {
1217                 /*
1218                  * If no shadow set is selected then use the default handler
1219                  * that does normal register saving and a standard interrupt exit
1220                  */
1221
1222                 extern char except_vec_vi, except_vec_vi_lui;
1223                 extern char except_vec_vi_ori, except_vec_vi_end;
1224 #ifdef CONFIG_MIPS_MT_SMTC
1225                 /*
1226                  * We need to provide the SMTC vectored interrupt handler
1227                  * not only with the address of the handler, but with the
1228                  * Status.IM bit to be masked before going there.
1229                  */
1230                 extern char except_vec_vi_mori;
1231                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1232 #endif /* CONFIG_MIPS_MT_SMTC */
1233                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1234                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1235                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1236
1237                 if (handler_len > VECTORSPACING) {
1238                         /*
1239                          * Sigh... panicing won't help as the console
1240                          * is probably not configured :(
1241                          */
1242                         panic ("VECTORSPACING too small");
1243                 }
1244
1245                 memcpy (b, &except_vec_vi, handler_len);
1246 #ifdef CONFIG_MIPS_MT_SMTC
1247                 if (n > 7)
1248                         printk("Vector index %d exceeds SMTC maximum\n", n);
1249                 w = (u32 *)(b + mori_offset);
1250                 *w = (*w & 0xffff0000) | (0x100 << n);
1251 #endif /* CONFIG_MIPS_MT_SMTC */
1252                 w = (u32 *)(b + lui_offset);
1253                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1254                 w = (u32 *)(b + ori_offset);
1255                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1256                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1257         }
1258         else {
1259                 /*
1260                  * In other cases jump directly to the interrupt handler
1261                  *
1262                  * It is the handlers responsibility to save registers if required
1263                  * (eg hi/lo) and return from the exception using "eret"
1264                  */
1265                 w = (u32 *)b;
1266                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1267                 *w = 0;
1268                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1269         }
1270
1271         return (void *)old_handler;
1272 }
1273
1274 void *set_vi_handler(int n, void *addr)
1275 {
1276         return set_vi_srs_handler(n, addr, 0);
1277 }
1278
1279 #else
1280
1281 static inline void mips_srs_init(void)
1282 {
1283 }
1284
1285 #endif /* CONFIG_CPU_MIPSR2_SRS */
1286
1287 /*
1288  * This is used by native signal handling
1289  */
1290 asmlinkage int (*save_fp_context)(struct sigcontext *sc);
1291 asmlinkage int (*restore_fp_context)(struct sigcontext *sc);
1292
1293 extern asmlinkage int _save_fp_context(struct sigcontext *sc);
1294 extern asmlinkage int _restore_fp_context(struct sigcontext *sc);
1295
1296 extern asmlinkage int fpu_emulator_save_context(struct sigcontext *sc);
1297 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext *sc);
1298
1299 #ifdef CONFIG_SMP
1300 static int smp_save_fp_context(struct sigcontext *sc)
1301 {
1302         return cpu_has_fpu
1303                ? _save_fp_context(sc)
1304                : fpu_emulator_save_context(sc);
1305 }
1306
1307 static int smp_restore_fp_context(struct sigcontext *sc)
1308 {
1309         return cpu_has_fpu
1310                ? _restore_fp_context(sc)
1311                : fpu_emulator_restore_context(sc);
1312 }
1313 #endif
1314
1315 static inline void signal_init(void)
1316 {
1317 #ifdef CONFIG_SMP
1318         /* For now just do the cpu_has_fpu check when the functions are invoked */
1319         save_fp_context = smp_save_fp_context;
1320         restore_fp_context = smp_restore_fp_context;
1321 #else
1322         if (cpu_has_fpu) {
1323                 save_fp_context = _save_fp_context;
1324                 restore_fp_context = _restore_fp_context;
1325         } else {
1326                 save_fp_context = fpu_emulator_save_context;
1327                 restore_fp_context = fpu_emulator_restore_context;
1328         }
1329 #endif
1330 }
1331
1332 #ifdef CONFIG_MIPS32_COMPAT
1333
1334 /*
1335  * This is used by 32-bit signal stuff on the 64-bit kernel
1336  */
1337 asmlinkage int (*save_fp_context32)(struct sigcontext32 *sc);
1338 asmlinkage int (*restore_fp_context32)(struct sigcontext32 *sc);
1339
1340 extern asmlinkage int _save_fp_context32(struct sigcontext32 *sc);
1341 extern asmlinkage int _restore_fp_context32(struct sigcontext32 *sc);
1342
1343 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 *sc);
1344 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 *sc);
1345
1346 static inline void signal32_init(void)
1347 {
1348         if (cpu_has_fpu) {
1349                 save_fp_context32 = _save_fp_context32;
1350                 restore_fp_context32 = _restore_fp_context32;
1351         } else {
1352                 save_fp_context32 = fpu_emulator_save_context32;
1353                 restore_fp_context32 = fpu_emulator_restore_context32;
1354         }
1355 }
1356 #endif
1357
1358 extern void cpu_cache_init(void);
1359 extern void tlb_init(void);
1360 extern void flush_tlb_handlers(void);
1361
1362 void __init per_cpu_trap_init(void)
1363 {
1364         unsigned int cpu = smp_processor_id();
1365         unsigned int status_set = ST0_CU0;
1366 #ifdef CONFIG_MIPS_MT_SMTC
1367         int secondaryTC = 0;
1368         int bootTC = (cpu == 0);
1369
1370         /*
1371          * Only do per_cpu_trap_init() for first TC of Each VPE.
1372          * Note that this hack assumes that the SMTC init code
1373          * assigns TCs consecutively and in ascending order.
1374          */
1375
1376         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1377             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1378                 secondaryTC = 1;
1379 #endif /* CONFIG_MIPS_MT_SMTC */
1380
1381         /*
1382          * Disable coprocessors and select 32-bit or 64-bit addressing
1383          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1384          * flag that some firmware may have left set and the TS bit (for
1385          * IP27).  Set XX for ISA IV code to work.
1386          */
1387 #ifdef CONFIG_64BIT
1388         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1389 #endif
1390         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1391                 status_set |= ST0_XX;
1392         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1393                          status_set);
1394
1395         if (cpu_has_dsp)
1396                 set_c0_status(ST0_MX);
1397
1398 #ifdef CONFIG_CPU_MIPSR2
1399         write_c0_hwrena (0x0000000f); /* Allow rdhwr to all registers */
1400 #endif
1401
1402 #ifdef CONFIG_MIPS_MT_SMTC
1403         if (!secondaryTC) {
1404 #endif /* CONFIG_MIPS_MT_SMTC */
1405
1406         /*
1407          * Interrupt handling.
1408          */
1409         if (cpu_has_veic || cpu_has_vint) {
1410                 write_c0_ebase (ebase);
1411                 /* Setting vector spacing enables EI/VI mode  */
1412                 change_c0_intctl (0x3e0, VECTORSPACING);
1413         }
1414         if (cpu_has_divec) {
1415                 if (cpu_has_mipsmt) {
1416                         unsigned int vpflags = dvpe();
1417                         set_c0_cause(CAUSEF_IV);
1418                         evpe(vpflags);
1419                 } else
1420                         set_c0_cause(CAUSEF_IV);
1421         }
1422 #ifdef CONFIG_MIPS_MT_SMTC
1423         }
1424 #endif /* CONFIG_MIPS_MT_SMTC */
1425
1426         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1427         TLBMISS_HANDLER_SETUP();
1428
1429         atomic_inc(&init_mm.mm_count);
1430         current->active_mm = &init_mm;
1431         BUG_ON(current->mm);
1432         enter_lazy_tlb(&init_mm, current);
1433
1434 #ifdef CONFIG_MIPS_MT_SMTC
1435         if (bootTC) {
1436 #endif /* CONFIG_MIPS_MT_SMTC */
1437                 cpu_cache_init();
1438                 tlb_init();
1439 #ifdef CONFIG_MIPS_MT_SMTC
1440         }
1441 #endif /* CONFIG_MIPS_MT_SMTC */
1442 }
1443
1444 /* Install CPU exception handler */
1445 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1446 {
1447         memcpy((void *)(ebase + offset), addr, size);
1448         flush_icache_range(ebase + offset, ebase + offset + size);
1449 }
1450
1451 /* Install uncached CPU exception handler */
1452 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1453 {
1454 #ifdef CONFIG_32BIT
1455         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1456 #endif
1457 #ifdef CONFIG_64BIT
1458         unsigned long uncached_ebase = TO_UNCAC(ebase);
1459 #endif
1460
1461         memcpy((void *)(uncached_ebase + offset), addr, size);
1462 }
1463
1464 void __init trap_init(void)
1465 {
1466         extern char except_vec3_generic, except_vec3_r4000;
1467         extern char except_vec4;
1468         unsigned long i;
1469
1470         if (cpu_has_veic || cpu_has_vint)
1471                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1472         else
1473                 ebase = CAC_BASE;
1474
1475         mips_srs_init();
1476
1477         per_cpu_trap_init();
1478
1479         /*
1480          * Copy the generic exception handlers to their final destination.
1481          * This will be overriden later as suitable for a particular
1482          * configuration.
1483          */
1484         set_handler(0x180, &except_vec3_generic, 0x80);
1485
1486         /*
1487          * Setup default vectors
1488          */
1489         for (i = 0; i <= 31; i++)
1490                 set_except_vector(i, handle_reserved);
1491
1492         /*
1493          * Copy the EJTAG debug exception vector handler code to it's final
1494          * destination.
1495          */
1496         if (cpu_has_ejtag && board_ejtag_handler_setup)
1497                 board_ejtag_handler_setup ();
1498
1499         /*
1500          * Only some CPUs have the watch exceptions.
1501          */
1502         if (cpu_has_watch)
1503                 set_except_vector(23, handle_watch);
1504
1505         /*
1506          * Initialise interrupt handlers
1507          */
1508         if (cpu_has_veic || cpu_has_vint) {
1509                 int nvec = cpu_has_veic ? 64 : 8;
1510                 for (i = 0; i < nvec; i++)
1511                         set_vi_handler(i, NULL);
1512         }
1513         else if (cpu_has_divec)
1514                 set_handler(0x200, &except_vec4, 0x8);
1515
1516         /*
1517          * Some CPUs can enable/disable for cache parity detection, but does
1518          * it different ways.
1519          */
1520         parity_protection_init();
1521
1522         /*
1523          * The Data Bus Errors / Instruction Bus Errors are signaled
1524          * by external hardware.  Therefore these two exceptions
1525          * may have board specific handlers.
1526          */
1527         if (board_be_init)
1528                 board_be_init();
1529
1530         set_except_vector(0, handle_int);
1531         set_except_vector(1, handle_tlbm);
1532         set_except_vector(2, handle_tlbl);
1533         set_except_vector(3, handle_tlbs);
1534
1535         set_except_vector(4, handle_adel);
1536         set_except_vector(5, handle_ades);
1537
1538         set_except_vector(6, handle_ibe);
1539         set_except_vector(7, handle_dbe);
1540
1541         set_except_vector(8, handle_sys);
1542         set_except_vector(9, handle_bp);
1543         set_except_vector(10, handle_ri);
1544         set_except_vector(11, handle_cpu);
1545         set_except_vector(12, handle_ov);
1546         set_except_vector(13, handle_tr);
1547
1548         if (current_cpu_data.cputype == CPU_R6000 ||
1549             current_cpu_data.cputype == CPU_R6000A) {
1550                 /*
1551                  * The R6000 is the only R-series CPU that features a machine
1552                  * check exception (similar to the R4000 cache error) and
1553                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1554                  * written yet.  Well, anyway there is no R6000 machine on the
1555                  * current list of targets for Linux/MIPS.
1556                  * (Duh, crap, there is someone with a triple R6k machine)
1557                  */
1558                 //set_except_vector(14, handle_mc);
1559                 //set_except_vector(15, handle_ndc);
1560         }
1561
1562
1563         if (board_nmi_handler_setup)
1564                 board_nmi_handler_setup();
1565
1566         if (cpu_has_fpu && !cpu_has_nofpuex)
1567                 set_except_vector(15, handle_fpe);
1568
1569         set_except_vector(22, handle_mdmx);
1570
1571         if (cpu_has_mcheck)
1572                 set_except_vector(24, handle_mcheck);
1573
1574         if (cpu_has_mipsmt)
1575                 set_except_vector(25, handle_mt);
1576
1577         if (cpu_has_dsp)
1578                 set_except_vector(26, handle_dsp);
1579
1580         if (cpu_has_vce)
1581                 /* Special exception: R4[04]00 uses also the divec space. */
1582                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1583         else if (cpu_has_4kex)
1584                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1585         else
1586                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1587
1588         signal_init();
1589 #ifdef CONFIG_MIPS32_COMPAT
1590         signal32_init();
1591 #endif
1592
1593         flush_icache_range(ebase, ebase + 0x400);
1594         flush_tlb_handlers();
1595 }