arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/extable.h>
  25 #include <linux/mm.h>
  26 #include <linux/sched.h>
  27 #include <linux/smp.h>
  28 #include <linux/spinlock.h>
  29 #include <linux/kallsyms.h>
  30 #include <linux/bootmem.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/ptrace.h>
  33 #include <linux/kgdb.h>
  34 #include <linux/kdebug.h>
  35 #include <linux/kprobes.h>
  36 #include <linux/notifier.h>
  37 #include <linux/kdb.h>
  38 #include <linux/irq.h>
  39 #include <linux/perf_event.h>
  40
  41 #include <asm/addrspace.h>
  42 #include <asm/bootinfo.h>
  43 #include <asm/branch.h>
  44 #include <asm/break.h>
  45 #include <asm/cop2.h>
  46 #include <asm/cpu.h>
  47 #include <asm/cpu-type.h>
  48 #include <asm/dsp.h>
  49 #include <asm/fpu.h>
  50 #include <asm/fpu_emulator.h>
  51 #include <asm/idle.h>
  52 #include <asm/mips-cm.h>
  53 #include <asm/mips-r2-to-r6-emul.h>
  54 #include <asm/mipsregs.h>
  55 #include <asm/mipsmtregs.h>
  56 #include <asm/module.h>
  57 #include <asm/msa.h>
  58 #include <asm/pgtable.h>
  59 #include <asm/ptrace.h>
  60 #include <asm/sections.h>
  61 #include <asm/siginfo.h>
  62 #include <asm/tlbdebug.h>
  63 #include <asm/traps.h>
  64 #include <asm/uaccess.h>
  65 #include <asm/watch.h>
  66 #include <asm/mmu_context.h>
  67 #include <asm/types.h>
  68 #include <asm/stacktrace.h>
  69 #include <asm/uasm.h>
  70
  71 extern void check_wait(void);
  72 extern asmlinkage void rollback_handle_int(void);
  73 extern asmlinkage void handle_int(void);
  74 extern u32 handle_tlbl[];
  75 extern u32 handle_tlbs[];
  76 extern u32 handle_tlbm[];
  77 extern asmlinkage void handle_adel(void);
  78 extern asmlinkage void handle_ades(void);
  79 extern asmlinkage void handle_ibe(void);
  80 extern asmlinkage void handle_dbe(void);
  81 extern asmlinkage void handle_sys(void);
  82 extern asmlinkage void handle_bp(void);
  83 extern asmlinkage void handle_ri(void);
  84 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  85 extern asmlinkage void handle_ri_rdhwr(void);
  86 extern asmlinkage void handle_cpu(void);
  87 extern asmlinkage void handle_ov(void);
  88 extern asmlinkage void handle_tr(void);
  89 extern asmlinkage void handle_msa_fpe(void);
  90 extern asmlinkage void handle_fpe(void);
  91 extern asmlinkage void handle_ftlb(void);
  92 extern asmlinkage void handle_msa(void);
  93 extern asmlinkage void handle_mdmx(void);
  94 extern asmlinkage void handle_watch(void);
  95 extern asmlinkage void handle_mt(void);
  96 extern asmlinkage void handle_dsp(void);
  97 extern asmlinkage void handle_mcheck(void);
  98 extern asmlinkage void handle_reserved(void);
  99 extern void tlb_do_page_fault_0(void);
 100
 101 void (*board_be_init)(void);
 102 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
 103 void (*board_nmi_handler_setup)(void);
 104 void (*board_ejtag_handler_setup)(void);
 105 void (*board_bind_eic_interrupt)(int irq, int regset);
 106 void (*board_ebase_setup)(void);
 107 void(*board_cache_error_setup)(void);
 108
 109 static void show_raw_backtrace(unsigned long reg29)
 110 {
 111         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 112         unsigned long addr;
 113
 114         printk("Call Trace:");
 115 #ifdef CONFIG_KALLSYMS
 116         printk("\n");
 117 #endif
 118         while (!kstack_end(sp)) {
 119                 unsigned long __user *p =
 120                         (unsigned long __user *)(unsigned long)sp++;
 121                 if (__get_user(addr, p)) {
 122                         printk(" (Bad stack address)");
 123                         break;
 124                 }
 125                 if (__kernel_text_address(addr))
 126                         print_ip_sym(addr);
 127         }
 128         printk("\n");
 129 }
 130
 131 #ifdef CONFIG_KALLSYMS
 132 int raw_show_trace;
 133 static int __init set_raw_show_trace(char *str)
 134 {
 135         raw_show_trace = 1;
 136         return 1;
 137 }
 138 __setup("raw_show_trace", set_raw_show_trace);
 139 #endif
 140
 141 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 142 {
 143         unsigned long sp = regs->regs[29];
 144         unsigned long ra = regs->regs[31];
 145         unsigned long pc = regs->cp0_epc;
 146
 147         if (!task)
 148                 task = current;
 149
 150         if (raw_show_trace || user_mode(regs) || !__kernel_text_address(pc)) {
 151                 show_raw_backtrace(sp);
 152                 return;
 153         }
 154         printk("Call Trace:\n");
 155         do {
 156                 print_ip_sym(pc);
 157                 pc = unwind_stack(task, &sp, pc, &ra);
 158         } while (pc);
 159         pr_cont("\n");
 160 }
 161
 162 /*
 163  * This routine abuses get_user()/put_user() to reference pointers
 164  * with at least a bit of error checking ...
 165  */
 166 static void show_stacktrace(struct task_struct *task,
 167         const struct pt_regs *regs)
 168 {
 169         const int field = 2 * sizeof(unsigned long);
 170         long stackdata;
 171         int i;
 172         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 173
 174         printk("Stack :");
 175         i = 0;
 176         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 177                 if (i && ((i % (64 / field)) == 0)) {
 178                         pr_cont("\n");
 179                         printk("       ");
 180                 }
 181                 if (i > 39) {
 182                         pr_cont(" ...");
 183                         break;
 184                 }
 185
 186                 if (__get_user(stackdata, sp++)) {
 187                         pr_cont(" (Bad stack address)");
 188                         break;
 189                 }
 190
 191                 pr_cont(" %0*lx", field, stackdata);
 192                 i++;
 193         }
 194         pr_cont("\n");
 195         show_backtrace(task, regs);
 196 }
 197
 198 void show_stack(struct task_struct *task, unsigned long *sp)
 199 {
 200         struct pt_regs regs;
 201         mm_segment_t old_fs = get_fs();
 202         if (sp) {
 203                 regs.regs[29] = (unsigned long)sp;
 204                 regs.regs[31] = 0;
 205                 regs.cp0_epc = 0;
 206         } else {
 207                 if (task && task != current) {
 208                         regs.regs[29] = task->thread.reg29;
 209                         regs.regs[31] = 0;
 210                         regs.cp0_epc = task->thread.reg31;
 211 #ifdef CONFIG_KGDB_KDB
 212                 } else if (atomic_read(&kgdb_active) != -1 &&
 213                            kdb_current_regs) {
 214                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 215 #endif /* CONFIG_KGDB_KDB */
 216                 } else {
 217                         prepare_frametrace(&regs);
 218                 }
 219         }
 220         /*
 221          * show_stack() deals exclusively with kernel mode, so be sure to access
 222          * the stack in the kernel (not user) address space.
 223          */
 224         set_fs(KERNEL_DS);
 225         show_stacktrace(task, &regs);
 226         set_fs(old_fs);
 227 }
 228
 229 static void show_code(unsigned int __user *pc)
 230 {
 231         long i;
 232         unsigned short __user *pc16 = NULL;
 233
 234         printk("Code:");
 235
 236         if ((unsigned long)pc & 1)
 237                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 238         for(i = -3 ; i < 6 ; i++) {
 239                 unsigned int insn;
 240                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 241                         pr_cont(" (Bad address in epc)\n");
 242                         break;
 243                 }
 244                 pr_cont("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 245         }
 246         pr_cont("\n");
 247 }
 248
 249 static void __show_regs(const struct pt_regs *regs)
 250 {
 251         const int field = 2 * sizeof(unsigned long);
 252         unsigned int cause = regs->cp0_cause;
 253         unsigned int exccode;
 254         int i;
 255
 256         show_regs_print_info(KERN_DEFAULT);
 257
 258         /*
 259          * Saved main processor registers
 260          */
 261         for (i = 0; i < 32; ) {
 262                 if ((i % 4) == 0)
 263                         printk("$%2d   :", i);
 264                 if (i == 0)
 265                         printk(" %0*lx", field, 0UL);
 266                 else if (i == 26 || i == 27)
 267                         printk(" %*s", field, "");
 268                 else
 269                         printk(" %0*lx", field, regs->regs[i]);
 270
 271                 i++;
 272                 if ((i % 4) == 0)
 273                         printk("\n");
 274         }
 275
 276 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 277         printk("Acx    : %0*lx\n", field, regs->acx);
 278 #endif
 279         printk("Hi    : %0*lx\n", field, regs->hi);
 280         printk("Lo    : %0*lx\n", field, regs->lo);
 281
 282         /*
 283          * Saved cp0 registers
 284          */
 285         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 286                (void *) regs->cp0_epc);
 287         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 288                (void *) regs->regs[31]);
 289
 290         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 291
 292         if (cpu_has_3kex) {
 293                 if (regs->cp0_status & ST0_KUO)
 294                         printk("KUo ");
 295                 if (regs->cp0_status & ST0_IEO)
 296                         printk("IEo ");
 297                 if (regs->cp0_status & ST0_KUP)
 298                         printk("KUp ");
 299                 if (regs->cp0_status & ST0_IEP)
 300                         printk("IEp ");
 301                 if (regs->cp0_status & ST0_KUC)
 302                         printk("KUc ");
 303                 if (regs->cp0_status & ST0_IEC)
 304                         printk("IEc ");
 305         } else if (cpu_has_4kex) {
 306                 if (regs->cp0_status & ST0_KX)
 307                         printk("KX ");
 308                 if (regs->cp0_status & ST0_SX)
 309                         printk("SX ");
 310                 if (regs->cp0_status & ST0_UX)
 311                         printk("UX ");
 312                 switch (regs->cp0_status & ST0_KSU) {
 313                 case KSU_USER:
 314                         printk("USER ");
 315                         break;
 316                 case KSU_SUPERVISOR:
 317                         printk("SUPERVISOR ");
 318                         break;
 319                 case KSU_KERNEL:
 320                         printk("KERNEL ");
 321                         break;
 322                 default:
 323                         printk("BAD_MODE ");
 324                         break;
 325                 }
 326                 if (regs->cp0_status & ST0_ERL)
 327                         printk("ERL ");
 328                 if (regs->cp0_status & ST0_EXL)
 329                         printk("EXL ");
 330                 if (regs->cp0_status & ST0_IE)
 331                         printk("IE ");
 332         }
 333         printk("\n");
 334
 335         exccode = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 336         printk("Cause : %08x (ExcCode %02x)\n", cause, exccode);
 337
 338         if (1 <= exccode && exccode <= 5)
 339                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 340
 341         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 342                cpu_name_string());
 343 }
 344
 345 /*
 346  * FIXME: really the generic show_regs should take a const pointer argument.
 347  */
 348 void show_regs(struct pt_regs *regs)
 349 {
 350         __show_regs((struct pt_regs *)regs);
 351 }
 352
 353 void show_registers(struct pt_regs *regs)
 354 {
 355         const int field = 2 * sizeof(unsigned long);
 356         mm_segment_t old_fs = get_fs();
 357
 358         __show_regs(regs);
 359         print_modules();
 360         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 361                current->comm, current->pid, current_thread_info(), current,
 362               field, current_thread_info()->tp_value);
 363         if (cpu_has_userlocal) {
 364                 unsigned long tls;
 365
 366                 tls = read_c0_userlocal();
 367                 if (tls != current_thread_info()->tp_value)
 368                         printk("*HwTLS: %0*lx\n", field, tls);
 369         }
 370
 371         if (!user_mode(regs))
 372                 /* Necessary for getting the correct stack content */
 373                 set_fs(KERNEL_DS);
 374         show_stacktrace(current, regs);
 375         show_code((unsigned int __user *) regs->cp0_epc);
 376         printk("\n");
 377         set_fs(old_fs);
 378 }
 379
 380 static DEFINE_RAW_SPINLOCK(die_lock);
 381
 382 void __noreturn die(const char *str, struct pt_regs *regs)
 383 {
 384         static int die_counter;
 385         int sig = SIGSEGV;
 386
 387         oops_enter();
 388
 389         if (notify_die(DIE_OOPS, str, regs, 0, current->thread.trap_nr,
 390                        SIGSEGV) == NOTIFY_STOP)
 391                 sig = 0;
 392
 393         console_verbose();
 394         raw_spin_lock_irq(&die_lock);
 395         bust_spinlocks(1);
 396
 397         printk("%s[#%d]:\n", str, ++die_counter);
 398         show_registers(regs);
 399         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 400         raw_spin_unlock_irq(&die_lock);
 401
 402         oops_exit();
 403
 404         if (in_interrupt())
 405                 panic("Fatal exception in interrupt");
 406
 407         if (panic_on_oops)
 408                 panic("Fatal exception");
 409
 410         if (regs && kexec_should_crash(current))
 411                 crash_kexec(regs);
 412
 413         do_exit(sig);
 414 }
 415
 416 extern struct exception_table_entry __start___dbe_table[];
 417 extern struct exception_table_entry __stop___dbe_table[];
 418
 419 __asm__(
 420 "       .section        __dbe_table, \"a\"\n"
 421 "       .previous                       \n");
 422
 423 /* Given an address, look for it in the exception tables. */
 424 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 425 {
 426         const struct exception_table_entry *e;
 427
 428         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 429         if (!e)
 430                 e = search_module_dbetables(addr);
 431         return e;
 432 }
 433
 434 asmlinkage void do_be(struct pt_regs *regs)
 435 {
 436         const int field = 2 * sizeof(unsigned long);
 437         const struct exception_table_entry *fixup = NULL;
 438         int data = regs->cp0_cause & 4;
 439         int action = MIPS_BE_FATAL;
 440         enum ctx_state prev_state;
 441
 442         prev_state = exception_enter();
 443         /* XXX For now.  Fixme, this searches the wrong table ...  */
 444         if (data && !user_mode(regs))
 445                 fixup = search_dbe_tables(exception_epc(regs));
 446
 447         if (fixup)
 448                 action = MIPS_BE_FIXUP;
 449
 450         if (board_be_handler)
 451                 action = board_be_handler(regs, fixup != NULL);
 452         else
 453                 mips_cm_error_report();
 454
 455         switch (action) {
 456         case MIPS_BE_DISCARD:
 457                 goto out;
 458         case MIPS_BE_FIXUP:
 459                 if (fixup) {
 460                         regs->cp0_epc = fixup->nextinsn;
 461                         goto out;
 462                 }
 463                 break;
 464         default:
 465                 break;
 466         }
 467
 468         /*
 469          * Assume it would be too dangerous to continue ...
 470          */
 471         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 472                data ? "Data" : "Instruction",
 473                field, regs->cp0_epc, field, regs->regs[31]);
 474         if (notify_die(DIE_OOPS, "bus error", regs, 0, current->thread.trap_nr,
 475                        SIGBUS) == NOTIFY_STOP)
 476                 goto out;
 477
 478         die_if_kernel("Oops", regs);
 479         force_sig(SIGBUS, current);
 480
 481 out:
 482         exception_exit(prev_state);
 483 }
 484
 485 /*
 486  * ll/sc, rdhwr, sync emulation
 487  */
 488
 489 #define OPCODE 0xfc000000
 490 #define BASE   0x03e00000
 491 #define RT     0x001f0000
 492 #define OFFSET 0x0000ffff
 493 #define LL     0xc0000000
 494 #define SC     0xe0000000
 495 #define SPEC0  0x00000000
 496 #define SPEC3  0x7c000000
 497 #define RD     0x0000f800
 498 #define FUNC   0x0000003f
 499 #define SYNC   0x0000000f
 500 #define RDHWR  0x0000003b
 501
 502 /*  microMIPS definitions   */
 503 #define MM_POOL32A_FUNC 0xfc00ffff
 504 #define MM_RDHWR        0x00006b3c
 505 #define MM_RS           0x001f0000
 506 #define MM_RT           0x03e00000
 507
 508 /*
 509  * The ll_bit is cleared by r*_switch.S
 510  */
 511
 512 unsigned int ll_bit;
 513 struct task_struct *ll_task;
 514
 515 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 516 {
 517         unsigned long value, __user *vaddr;
 518         long offset;
 519
 520         /*
 521          * analyse the ll instruction that just caused a ri exception
 522          * and put the referenced address to addr.
 523          */
 524
 525         /* sign extend offset */
 526         offset = opcode & OFFSET;
 527         offset <<= 16;
 528         offset >>= 16;
 529
 530         vaddr = (unsigned long __user *)
 531                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 532
 533         if ((unsigned long)vaddr & 3)
 534                 return SIGBUS;
 535         if (get_user(value, vaddr))
 536                 return SIGSEGV;
 537
 538         preempt_disable();
 539
 540         if (ll_task == NULL || ll_task == current) {
 541                 ll_bit = 1;
 542         } else {
 543                 ll_bit = 0;
 544         }
 545         ll_task = current;
 546
 547         preempt_enable();
 548
 549         regs->regs[(opcode & RT) >> 16] = value;
 550
 551         return 0;
 552 }
 553
 554 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 555 {
 556         unsigned long __user *vaddr;
 557         unsigned long reg;
 558         long offset;
 559
 560         /*
 561          * analyse the sc instruction that just caused a ri exception
 562          * and put the referenced address to addr.
 563          */
 564
 565         /* sign extend offset */
 566         offset = opcode & OFFSET;
 567         offset <<= 16;
 568         offset >>= 16;
 569
 570         vaddr = (unsigned long __user *)
 571                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 572         reg = (opcode & RT) >> 16;
 573
 574         if ((unsigned long)vaddr & 3)
 575                 return SIGBUS;
 576
 577         preempt_disable();
 578
 579         if (ll_bit == 0 || ll_task != current) {
 580                 regs->regs[reg] = 0;
 581                 preempt_enable();
 582                 return 0;
 583         }
 584
 585         preempt_enable();
 586
 587         if (put_user(regs->regs[reg], vaddr))
 588                 return SIGSEGV;
 589
 590         regs->regs[reg] = 1;
 591
 592         return 0;
 593 }
 594
 595 /*
 596  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 597  * opcodes are supposed to result in coprocessor unusable exceptions if
 598  * executed on ll/sc-less processors.  That's the theory.  In practice a
 599  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 600  * instead, so we're doing the emulation thing in both exception handlers.
 601  */
 602 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 603 {
 604         if ((opcode & OPCODE) == LL) {
 605                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 606                                 1, regs, 0);
 607                 return simulate_ll(regs, opcode);
 608         }
 609         if ((opcode & OPCODE) == SC) {
 610                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 611                                 1, regs, 0);
 612                 return simulate_sc(regs, opcode);
 613         }
 614
 615         return -1;                      /* Must be something else ... */
 616 }
 617
 618 /*
 619  * Simulate trapping 'rdhwr' instructions to provide user accessible
 620  * registers not implemented in hardware.
 621  */
 622 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 623 {
 624         struct thread_info *ti = task_thread_info(current);
 625
 626         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 627                         1, regs, 0);
 628         switch (rd) {
 629         case MIPS_HWR_CPUNUM:           /* CPU number */
 630                 regs->regs[rt] = smp_processor_id();
 631                 return 0;
 632         case MIPS_HWR_SYNCISTEP:        /* SYNCI length */
 633                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 634                                      current_cpu_data.icache.linesz);
 635                 return 0;
 636         case MIPS_HWR_CC:               /* Read count register */
 637                 regs->regs[rt] = read_c0_count();
 638                 return 0;
 639         case MIPS_HWR_CCRES:            /* Count register resolution */
 640                 switch (current_cpu_type()) {
 641                 case CPU_20KC:
 642                 case CPU_25KF:
 643                         regs->regs[rt] = 1;
 644                         break;
 645                 default:
 646                         regs->regs[rt] = 2;
 647                 }
 648                 return 0;
 649         case MIPS_HWR_ULR:              /* Read UserLocal register */
 650                 regs->regs[rt] = ti->tp_value;
 651                 return 0;
 652         default:
 653                 return -1;
 654         }
 655 }
 656
 657 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 658 {
 659         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 660                 int rd = (opcode & RD) >> 11;
 661                 int rt = (opcode & RT) >> 16;
 662
 663                 simulate_rdhwr(regs, rd, rt);
 664                 return 0;
 665         }
 666
 667         /* Not ours.  */
 668         return -1;
 669 }
 670
 671 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned int opcode)
 672 {
 673         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 674                 int rd = (opcode & MM_RS) >> 16;
 675                 int rt = (opcode & MM_RT) >> 21;
 676                 simulate_rdhwr(regs, rd, rt);
 677                 return 0;
 678         }
 679
 680         /* Not ours.  */
 681         return -1;
 682 }
 683
 684 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 685 {
 686         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 687                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 688                                 1, regs, 0);
 689                 return 0;
 690         }
 691
 692         return -1;                      /* Must be something else ... */
 693 }
 694
 695 asmlinkage void do_ov(struct pt_regs *regs)
 696 {
 697         enum ctx_state prev_state;
 698         siginfo_t info = {
 699                 .si_signo = SIGFPE,
 700                 .si_code = FPE_INTOVF,
 701                 .si_addr = (void __user *)regs->cp0_epc,
 702         };
 703
 704         prev_state = exception_enter();
 705         die_if_kernel("Integer overflow", regs);
 706
 707         force_sig_info(SIGFPE, &info, current);
 708         exception_exit(prev_state);
 709 }
 710
 711 int process_fpemu_return(int sig, void __user *fault_addr, unsigned long fcr31)
 712 {
 713         struct siginfo si = { 0 };
 714         struct vm_area_struct *vma;
 715
 716         switch (sig) {
 717         case 0:
 718                 return 0;
 719
 720         case SIGFPE:
 721                 si.si_addr = fault_addr;
 722                 si.si_signo = sig;
 723                 /*
 724                  * Inexact can happen together with Overflow or Underflow.
 725                  * Respect the mask to deliver the correct exception.
 726                  */
 727                 fcr31 &= (fcr31 & FPU_CSR_ALL_E) <<
 728                          (ffs(FPU_CSR_ALL_X) - ffs(FPU_CSR_ALL_E));
 729                 if (fcr31 & FPU_CSR_INV_X)
 730                         si.si_code = FPE_FLTINV;
 731                 else if (fcr31 & FPU_CSR_DIV_X)
 732                         si.si_code = FPE_FLTDIV;
 733                 else if (fcr31 & FPU_CSR_OVF_X)
 734                         si.si_code = FPE_FLTOVF;
 735                 else if (fcr31 & FPU_CSR_UDF_X)
 736                         si.si_code = FPE_FLTUND;
 737                 else if (fcr31 & FPU_CSR_INE_X)
 738                         si.si_code = FPE_FLTRES;
 739                 else
 740                         si.si_code = __SI_FAULT;
 741                 force_sig_info(sig, &si, current);
 742                 return 1;
 743
 744         case SIGBUS:
 745                 si.si_addr = fault_addr;
 746                 si.si_signo = sig;
 747                 si.si_code = BUS_ADRERR;
 748                 force_sig_info(sig, &si, current);
 749                 return 1;
 750
 751         case SIGSEGV:
 752                 si.si_addr = fault_addr;
 753                 si.si_signo = sig;
 754                 down_read(&current->mm->mmap_sem);
 755                 vma = find_vma(current->mm, (unsigned long)fault_addr);
 756                 if (vma && (vma->vm_start <= (unsigned long)fault_addr))
 757                         si.si_code = SEGV_ACCERR;
 758                 else
 759                         si.si_code = SEGV_MAPERR;
 760                 up_read(&current->mm->mmap_sem);
 761                 force_sig_info(sig, &si, current);
 762                 return 1;
 763
 764         default:
 765                 force_sig(sig, current);
 766                 return 1;
 767         }
 768 }
 769
 770 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 771                        unsigned long old_epc, unsigned long old_ra)
 772 {
 773         union mips_instruction inst = { .word = opcode };
 774         void __user *fault_addr;
 775         unsigned long fcr31;
 776         int sig;
 777
 778         /* If it's obviously not an FP instruction, skip it */
 779         switch (inst.i_format.opcode) {
 780         case cop1_op:
 781         case cop1x_op:
 782         case lwc1_op:
 783         case ldc1_op:
 784         case swc1_op:
 785         case sdc1_op:
 786                 break;
 787
 788         default:
 789                 return -1;
 790         }
 791
 792         /*
 793          * do_ri skipped over the instruction via compute_return_epc, undo
 794          * that for the FPU emulator.
 795          */
 796         regs->cp0_epc = old_epc;
 797         regs->regs[31] = old_ra;
 798
 799         /* Save the FP context to struct thread_struct */
 800         lose_fpu(1);
 801
 802         /* Run the emulator */
 803         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 804                                        &fault_addr);
 805         fcr31 = current->thread.fpu.fcr31;
 806
 807         /*
 808          * We can't allow the emulated instruction to leave any of
 809          * the cause bits set in $fcr31.
 810          */
 811         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 812
 813         /* Restore the hardware register state */
 814         own_fpu(1);
 815
 816         /* Send a signal if required.  */
 817         process_fpemu_return(sig, fault_addr, fcr31);
 818
 819         return 0;
 820 }
 821
 822 /*
 823  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 824  */
 825 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 826 {
 827         enum ctx_state prev_state;
 828         void __user *fault_addr;
 829         int sig;
 830
 831         prev_state = exception_enter();
 832         if (notify_die(DIE_FP, "FP exception", regs, 0, current->thread.trap_nr,
 833                        SIGFPE) == NOTIFY_STOP)
 834                 goto out;
 835
 836         /* Clear FCSR.Cause before enabling interrupts */
 837         write_32bit_cp1_register(CP1_STATUS, fcr31 & ~FPU_CSR_ALL_X);
 838         local_irq_enable();
 839
 840         die_if_kernel("FP exception in kernel code", regs);
 841
 842         if (fcr31 & FPU_CSR_UNI_X) {
 843                 /*
 844                  * Unimplemented operation exception.  If we've got the full
 845                  * software emulator on-board, let's use it...
 846                  *
 847                  * Force FPU to dump state into task/thread context.  We're
 848                  * moving a lot of data here for what is probably a single
 849                  * instruction, but the alternative is to pre-decode the FP
 850                  * register operands before invoking the emulator, which seems
 851                  * a bit extreme for what should be an infrequent event.
 852                  */
 853                 /* Ensure 'resume' not overwrite saved fp context again. */
 854                 lose_fpu(1);
 855
 856                 /* Run the emulator */
 857                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 858                                                &fault_addr);
 859                 fcr31 = current->thread.fpu.fcr31;
 860
 861                 /*
 862                  * We can't allow the emulated instruction to leave any of
 863                  * the cause bits set in $fcr31.
 864                  */
 865                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 866
 867                 /* Restore the hardware register state */
 868                 own_fpu(1);     /* Using the FPU again.  */
 869         } else {
 870                 sig = SIGFPE;
 871                 fault_addr = (void __user *) regs->cp0_epc;
 872         }
 873
 874         /* Send a signal if required.  */
 875         process_fpemu_return(sig, fault_addr, fcr31);
 876
 877 out:
 878         exception_exit(prev_state);
 879 }
 880
 881 void do_trap_or_bp(struct pt_regs *regs, unsigned int code, int si_code,
 882         const char *str)
 883 {
 884         siginfo_t info = { 0 };
 885         char b[40];
 886
 887 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 888         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 889                          SIGTRAP) == NOTIFY_STOP)
 890                 return;
 891 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 892
 893         if (notify_die(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 894                        SIGTRAP) == NOTIFY_STOP)
 895                 return;
 896
 897         /*
 898          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 899          * insns, even for trap and break codes that indicate arithmetic
 900          * failures.  Weird ...
 901          * But should we continue the brokenness???  --macro
 902          */
 903         switch (code) {
 904         case BRK_OVERFLOW:
 905         case BRK_DIVZERO:
 906                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 907                 die_if_kernel(b, regs);
 908                 if (code == BRK_DIVZERO)
 909                         info.si_code = FPE_INTDIV;
 910                 else
 911                         info.si_code = FPE_INTOVF;
 912                 info.si_signo = SIGFPE;
 913                 info.si_addr = (void __user *) regs->cp0_epc;
 914                 force_sig_info(SIGFPE, &info, current);
 915                 break;
 916         case BRK_BUG:
 917                 die_if_kernel("Kernel bug detected", regs);
 918                 force_sig(SIGTRAP, current);
 919                 break;
 920         case BRK_MEMU:
 921                 /*
 922                  * This breakpoint code is used by the FPU emulator to retake
 923                  * control of the CPU after executing the instruction from the
 924                  * delay slot of an emulated branch.
 925                  *
 926                  * Terminate if exception was recognized as a delay slot return
 927                  * otherwise handle as normal.
 928                  */
 929                 if (do_dsemulret(regs))
 930                         return;
 931
 932                 die_if_kernel("Math emu break/trap", regs);
 933                 force_sig(SIGTRAP, current);
 934                 break;
 935         default:
 936                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 937                 die_if_kernel(b, regs);
 938                 if (si_code) {
 939                         info.si_signo = SIGTRAP;
 940                         info.si_code = si_code;
 941                         force_sig_info(SIGTRAP, &info, current);
 942                 } else {
 943                         force_sig(SIGTRAP, current);
 944                 }
 945         }
 946 }
 947
 948 asmlinkage void do_bp(struct pt_regs *regs)
 949 {
 950         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 951         unsigned int opcode, bcode;
 952         enum ctx_state prev_state;
 953         mm_segment_t seg;
 954
 955         seg = get_fs();
 956         if (!user_mode(regs))
 957                 set_fs(KERNEL_DS);
 958
 959         prev_state = exception_enter();
 960         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
 961         if (get_isa16_mode(regs->cp0_epc)) {
 962                 u16 instr[2];
 963
 964                 if (__get_user(instr[0], (u16 __user *)epc))
 965                         goto out_sigsegv;
 966
 967                 if (!cpu_has_mmips) {
 968                         /* MIPS16e mode */
 969                         bcode = (instr[0] >> 5) & 0x3f;
 970                 } else if (mm_insn_16bit(instr[0])) {
 971                         /* 16-bit microMIPS BREAK */
 972                         bcode = instr[0] & 0xf;
 973                 } else {
 974                         /* 32-bit microMIPS BREAK */
 975                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 976                                 goto out_sigsegv;
 977                         opcode = (instr[0] << 16) | instr[1];
 978                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 979                 }
 980         } else {
 981                 if (__get_user(opcode, (unsigned int __user *)epc))
 982                         goto out_sigsegv;
 983                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 984         }
 985
 986         /*
 987          * There is the ancient bug in the MIPS assemblers that the break
 988          * code starts left to bit 16 instead to bit 6 in the opcode.
 989          * Gas is bug-compatible, but not always, grrr...
 990          * We handle both cases with a simple heuristics.  --macro
 991          */
 992         if (bcode >= (1 << 10))
 993                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 994
 995         /*
 996          * notify the kprobe handlers, if instruction is likely to
 997          * pertain to them.
 998          */
 999         switch (bcode) {
1000         case BRK_UPROBE:
1001                 if (notify_die(DIE_UPROBE, "uprobe", regs, bcode,
1002                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1003                         goto out;
1004                 else
1005                         break;
1006         case BRK_UPROBE_XOL:
1007                 if (notify_die(DIE_UPROBE_XOL, "uprobe_xol", regs, bcode,
1008                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1009                         goto out;
1010                 else
1011                         break;
1012         case BRK_KPROBE_BP:
1013                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
1014                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1015                         goto out;
1016                 else
1017                         break;
1018         case BRK_KPROBE_SSTEPBP:
1019                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
1020                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1021                         goto out;
1022                 else
1023                         break;
1024         default:
1025                 break;
1026         }
1027
1028         do_trap_or_bp(regs, bcode, TRAP_BRKPT, "Break");
1029
1030 out:
1031         set_fs(seg);
1032         exception_exit(prev_state);
1033         return;
1034
1035 out_sigsegv:
1036         force_sig(SIGSEGV, current);
1037         goto out;
1038 }
1039
1040 asmlinkage void do_tr(struct pt_regs *regs)
1041 {
1042         u32 opcode, tcode = 0;
1043         enum ctx_state prev_state;
1044         u16 instr[2];
1045         mm_segment_t seg;
1046         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1047
1048         seg = get_fs();
1049         if (!user_mode(regs))
1050                 set_fs(get_ds());
1051
1052         prev_state = exception_enter();
1053         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1054         if (get_isa16_mode(regs->cp0_epc)) {
1055                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1056                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1057                         goto out_sigsegv;
1058                 opcode = (instr[0] << 16) | instr[1];
1059                 /* Immediate versions don't provide a code.  */
1060                 if (!(opcode & OPCODE))
1061                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1062         } else {
1063                 if (__get_user(opcode, (u32 __user *)epc))
1064                         goto out_sigsegv;
1065                 /* Immediate versions don't provide a code.  */
1066                 if (!(opcode & OPCODE))
1067                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1068         }
1069
1070         do_trap_or_bp(regs, tcode, 0, "Trap");
1071
1072 out:
1073         set_fs(seg);
1074         exception_exit(prev_state);
1075         return;
1076
1077 out_sigsegv:
1078         force_sig(SIGSEGV, current);
1079         goto out;
1080 }
1081
1082 asmlinkage void do_ri(struct pt_regs *regs)
1083 {
1084         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1085         unsigned long old_epc = regs->cp0_epc;
1086         unsigned long old31 = regs->regs[31];
1087         enum ctx_state prev_state;
1088         unsigned int opcode = 0;
1089         int status = -1;
1090
1091         /*
1092          * Avoid any kernel code. Just emulate the R2 instruction
1093          * as quickly as possible.
1094          */
1095         if (mipsr2_emulation && cpu_has_mips_r6 &&
1096             likely(user_mode(regs)) &&
1097             likely(get_user(opcode, epc) >= 0)) {
1098                 unsigned long fcr31 = 0;
1099
1100                 status = mipsr2_decoder(regs, opcode, &fcr31);
1101                 switch (status) {
1102                 case 0:
1103                 case SIGEMT:
1104                         task_thread_info(current)->r2_emul_return = 1;
1105                         return;
1106                 case SIGILL:
1107                         goto no_r2_instr;
1108                 default:
1109                         process_fpemu_return(status,
1110                                              &current->thread.cp0_baduaddr,
1111                                              fcr31);
1112                         task_thread_info(current)->r2_emul_return = 1;
1113                         return;
1114                 }
1115         }
1116
1117 no_r2_instr:
1118
1119         prev_state = exception_enter();
1120         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1121
1122         if (notify_die(DIE_RI, "RI Fault", regs, 0, current->thread.trap_nr,
1123                        SIGILL) == NOTIFY_STOP)
1124                 goto out;
1125
1126         die_if_kernel("Reserved instruction in kernel code", regs);
1127
1128         if (unlikely(compute_return_epc(regs) < 0))
1129                 goto out;
1130
1131         if (!get_isa16_mode(regs->cp0_epc)) {
1132                 if (unlikely(get_user(opcode, epc) < 0))
1133                         status = SIGSEGV;
1134
1135                 if (!cpu_has_llsc && status < 0)
1136                         status = simulate_llsc(regs, opcode);
1137
1138                 if (status < 0)
1139                         status = simulate_rdhwr_normal(regs, opcode);
1140
1141                 if (status < 0)
1142                         status = simulate_sync(regs, opcode);
1143
1144                 if (status < 0)
1145                         status = simulate_fp(regs, opcode, old_epc, old31);
1146         } else if (cpu_has_mmips) {
1147                 unsigned short mmop[2] = { 0 };
1148
1149                 if (unlikely(get_user(mmop[0], (u16 __user *)epc + 0) < 0))
1150                         status = SIGSEGV;
1151                 if (unlikely(get_user(mmop[1], (u16 __user *)epc + 1) < 0))
1152                         status = SIGSEGV;
1153                 opcode = mmop[0];
1154                 opcode = (opcode << 16) | mmop[1];
1155
1156                 if (status < 0)
1157                         status = simulate_rdhwr_mm(regs, opcode);
1158         }
1159
1160         if (status < 0)
1161                 status = SIGILL;
1162
1163         if (unlikely(status > 0)) {
1164                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1165                 regs->regs[31] = old31;
1166                 force_sig(status, current);
1167         }
1168
1169 out:
1170         exception_exit(prev_state);
1171 }
1172
1173 /*
1174  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1175  * emulated more than some threshold number of instructions, force migration to
1176  * a "CPU" that has FP support.
1177  */
1178 static void mt_ase_fp_affinity(void)
1179 {
1180 #ifdef CONFIG_MIPS_MT_FPAFF
1181         if (mt_fpemul_threshold > 0 &&
1182              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1183                 /*
1184                  * If there's no FPU present, or if the application has already
1185                  * restricted the allowed set to exclude any CPUs with FPUs,
1186                  * we'll skip the procedure.
1187                  */
1188                 if (cpumask_intersects(&current->cpus_allowed, &mt_fpu_cpumask)) {
1189                         cpumask_t tmask;
1190
1191                         current->thread.user_cpus_allowed
1192                                 = current->cpus_allowed;
1193                         cpumask_and(&tmask, &current->cpus_allowed,
1194                                     &mt_fpu_cpumask);
1195                         set_cpus_allowed_ptr(current, &tmask);
1196                         set_thread_flag(TIF_FPUBOUND);
1197                 }
1198         }
1199 #endif /* CONFIG_MIPS_MT_FPAFF */
1200 }
1201
1202 /*
1203  * No lock; only written during early bootup by CPU 0.
1204  */
1205 static RAW_NOTIFIER_HEAD(cu2_chain);
1206
1207 int __ref register_cu2_notifier(struct notifier_block *nb)
1208 {
1209         return raw_notifier_chain_register(&cu2_chain, nb);
1210 }
1211
1212 int cu2_notifier_call_chain(unsigned long val, void *v)
1213 {
1214         return raw_notifier_call_chain(&cu2_chain, val, v);
1215 }
1216
1217 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1218         void *data)
1219 {
1220         struct pt_regs *regs = data;
1221
1222         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1223                               "instruction", regs);
1224         force_sig(SIGILL, current);
1225
1226         return NOTIFY_OK;
1227 }
1228
1229 static int wait_on_fp_mode_switch(atomic_t *p)
1230 {
1231         /*
1232          * The FP mode for this task is currently being switched. That may
1233          * involve modifications to the format of this tasks FP context which
1234          * make it unsafe to proceed with execution for the moment. Instead,
1235          * schedule some other task.
1236          */
1237         schedule();
1238         return 0;
1239 }
1240
1241 static int enable_restore_fp_context(int msa)
1242 {
1243         int err, was_fpu_owner, prior_msa;
1244
1245         /*
1246          * If an FP mode switch is currently underway, wait for it to
1247          * complete before proceeding.
1248          */
1249         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1250                          wait_on_fp_mode_switch, TASK_KILLABLE);
1251
1252         if (!used_math()) {
1253                 /* First time FP context user. */
1254                 preempt_disable();
1255                 err = init_fpu();
1256                 if (msa && !err) {
1257                         enable_msa();
1258                         init_msa_upper();
1259                         set_thread_flag(TIF_USEDMSA);
1260                         set_thread_flag(TIF_MSA_CTX_LIVE);
1261                 }
1262                 preempt_enable();
1263                 if (!err)
1264                         set_used_math();
1265                 return err;
1266         }
1267
1268         /*
1269          * This task has formerly used the FP context.
1270          *
1271          * If this thread has no live MSA vector context then we can simply
1272          * restore the scalar FP context. If it has live MSA vector context
1273          * (that is, it has or may have used MSA since last performing a
1274          * function call) then we'll need to restore the vector context. This
1275          * applies even if we're currently only executing a scalar FP
1276          * instruction. This is because if we were to later execute an MSA
1277          * instruction then we'd either have to:
1278          *
1279          *  - Restore the vector context & clobber any registers modified by
1280          *    scalar FP instructions between now & then.
1281          *
1282          * or
1283          *
1284          *  - Not restore the vector context & lose the most significant bits
1285          *    of all vector registers.
1286          *
1287          * Neither of those options is acceptable. We cannot restore the least
1288          * significant bits of the registers now & only restore the most
1289          * significant bits later because the most significant bits of any
1290          * vector registers whose aliased FP register is modified now will have
1291          * been zeroed. We'd have no way to know that when restoring the vector
1292          * context & thus may load an outdated value for the most significant
1293          * bits of a vector register.
1294          */
1295         if (!msa && !thread_msa_context_live())
1296                 return own_fpu(1);
1297
1298         /*
1299          * This task is using or has previously used MSA. Thus we require
1300          * that Status.FR == 1.
1301          */
1302         preempt_disable();
1303         was_fpu_owner = is_fpu_owner();
1304         err = own_fpu_inatomic(0);
1305         if (err)
1306                 goto out;
1307
1308         enable_msa();
1309         write_msa_csr(current->thread.fpu.msacsr);
1310         set_thread_flag(TIF_USEDMSA);
1311
1312         /*
1313          * If this is the first time that the task is using MSA and it has
1314          * previously used scalar FP in this time slice then we already nave
1315          * FP context which we shouldn't clobber. We do however need to clear
1316          * the upper 64b of each vector register so that this task has no
1317          * opportunity to see data left behind by another.
1318          */
1319         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1320         if (!prior_msa && was_fpu_owner) {
1321                 init_msa_upper();
1322
1323                 goto out;
1324         }
1325
1326         if (!prior_msa) {
1327                 /*
1328                  * Restore the least significant 64b of each vector register
1329                  * from the existing scalar FP context.
1330                  */
1331                 _restore_fp(current);
1332
1333                 /*
1334                  * The task has not formerly used MSA, so clear the upper 64b
1335                  * of each vector register such that it cannot see data left
1336                  * behind by another task.
1337                  */
1338                 init_msa_upper();
1339         } else {
1340                 /* We need to restore the vector context. */
1341                 restore_msa(current);
1342
1343                 /* Restore the scalar FP control & status register */
1344                 if (!was_fpu_owner)
1345                         write_32bit_cp1_register(CP1_STATUS,
1346                                                  current->thread.fpu.fcr31);
1347         }
1348
1349 out:
1350         preempt_enable();
1351
1352         return 0;
1353 }
1354
1355 asmlinkage void do_cpu(struct pt_regs *regs)
1356 {
1357         enum ctx_state prev_state;
1358         unsigned int __user *epc;
1359         unsigned long old_epc, old31;
1360         void __user *fault_addr;
1361         unsigned int opcode;
1362         unsigned long fcr31;
1363         unsigned int cpid;
1364         int status, err;
1365         int sig;
1366
1367         prev_state = exception_enter();
1368         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1369
1370         if (cpid != 2)
1371                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1372
1373         switch (cpid) {
1374         case 0:
1375                 epc = (unsigned int __user *)exception_epc(regs);
1376                 old_epc = regs->cp0_epc;
1377                 old31 = regs->regs[31];
1378                 opcode = 0;
1379                 status = -1;
1380
1381                 if (unlikely(compute_return_epc(regs) < 0))
1382                         break;
1383
1384                 if (!get_isa16_mode(regs->cp0_epc)) {
1385                         if (unlikely(get_user(opcode, epc) < 0))
1386                                 status = SIGSEGV;
1387
1388                         if (!cpu_has_llsc && status < 0)
1389                                 status = simulate_llsc(regs, opcode);
1390                 }
1391
1392                 if (status < 0)
1393                         status = SIGILL;
1394
1395                 if (unlikely(status > 0)) {
1396                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1397                         regs->regs[31] = old31;
1398                         force_sig(status, current);
1399                 }
1400
1401                 break;
1402
1403         case 3:
1404                 /*
1405                  * The COP3 opcode space and consequently the CP0.Status.CU3
1406                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1407                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1408                  * up the space has been reused for COP1X instructions, that
1409                  * are enabled by the CP0.Status.CU1 bit and consequently
1410                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1411                  * exceptions.  Some FPU-less processors that implement one
1412                  * of these ISAs however use this code erroneously for COP1X
1413                  * instructions.  Therefore we redirect this trap to the FP
1414                  * emulator too.
1415                  */
1416                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1417                         force_sig(SIGILL, current);
1418                         break;
1419                 }
1420                 /* Fall through.  */
1421
1422         case 1:
1423                 err = enable_restore_fp_context(0);
1424
1425                 if (raw_cpu_has_fpu && !err)
1426                         break;
1427
1428                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 0,
1429                                                &fault_addr);
1430                 fcr31 = current->thread.fpu.fcr31;
1431
1432                 /*
1433                  * We can't allow the emulated instruction to leave
1434                  * any of the cause bits set in $fcr31.
1435                  */
1436                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
1437
1438                 /* Send a signal if required.  */
1439                 if (!process_fpemu_return(sig, fault_addr, fcr31) && !err)
1440                         mt_ase_fp_affinity();
1441
1442                 break;
1443
1444         case 2:
1445                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1446                 break;
1447         }
1448
1449         exception_exit(prev_state);
1450 }
1451
1452 asmlinkage void do_msa_fpe(struct pt_regs *regs, unsigned int msacsr)
1453 {
1454         enum ctx_state prev_state;
1455
1456         prev_state = exception_enter();
1457         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1458         if (notify_die(DIE_MSAFP, "MSA FP exception", regs, 0,
1459                        current->thread.trap_nr, SIGFPE) == NOTIFY_STOP)
1460                 goto out;
1461
1462         /* Clear MSACSR.Cause before enabling interrupts */
1463         write_msa_csr(msacsr & ~MSA_CSR_CAUSEF);
1464         local_irq_enable();
1465
1466         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1467         force_sig(SIGFPE, current);
1468 out:
1469         exception_exit(prev_state);
1470 }
1471
1472 asmlinkage void do_msa(struct pt_regs *regs)
1473 {
1474         enum ctx_state prev_state;
1475         int err;
1476
1477         prev_state = exception_enter();
1478
1479         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1480                 force_sig(SIGILL, current);
1481                 goto out;
1482         }
1483
1484         die_if_kernel("do_msa invoked from kernel context!", regs);
1485
1486         err = enable_restore_fp_context(1);
1487         if (err)
1488                 force_sig(SIGILL, current);
1489 out:
1490         exception_exit(prev_state);
1491 }
1492
1493 asmlinkage void do_mdmx(struct pt_regs *regs)
1494 {
1495         enum ctx_state prev_state;
1496
1497         prev_state = exception_enter();
1498         force_sig(SIGILL, current);
1499         exception_exit(prev_state);
1500 }
1501
1502 /*
1503  * Called with interrupts disabled.
1504  */
1505 asmlinkage void do_watch(struct pt_regs *regs)
1506 {
1507         siginfo_t info = { .si_signo = SIGTRAP, .si_code = TRAP_HWBKPT };
1508         enum ctx_state prev_state;
1509
1510         prev_state = exception_enter();
1511         /*
1512          * Clear WP (bit 22) bit of cause register so we don't loop
1513          * forever.
1514          */
1515         clear_c0_cause(CAUSEF_WP);
1516
1517         /*
1518          * If the current thread has the watch registers loaded, save
1519          * their values and send SIGTRAP.  Otherwise another thread
1520          * left the registers set, clear them and continue.
1521          */
1522         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1523                 mips_read_watch_registers();
1524                 local_irq_enable();
1525                 force_sig_info(SIGTRAP, &info, current);
1526         } else {
1527                 mips_clear_watch_registers();
1528                 local_irq_enable();
1529         }
1530         exception_exit(prev_state);
1531 }
1532
1533 asmlinkage void do_mcheck(struct pt_regs *regs)
1534 {
1535         int multi_match = regs->cp0_status & ST0_TS;
1536         enum ctx_state prev_state;
1537         mm_segment_t old_fs = get_fs();
1538
1539         prev_state = exception_enter();
1540         show_regs(regs);
1541
1542         if (multi_match) {
1543                 dump_tlb_regs();
1544                 pr_info("\n");
1545                 dump_tlb_all();
1546         }
1547
1548         if (!user_mode(regs))
1549                 set_fs(KERNEL_DS);
1550
1551         show_code((unsigned int __user *) regs->cp0_epc);
1552
1553         set_fs(old_fs);
1554
1555         /*
1556          * Some chips may have other causes of machine check (e.g. SB1
1557          * graduation timer)
1558          */
1559         panic("Caught Machine Check exception - %scaused by multiple "
1560               "matching entries in the TLB.",
1561               (multi_match) ? "" : "not ");
1562 }
1563
1564 asmlinkage void do_mt(struct pt_regs *regs)
1565 {
1566         int subcode;
1567
1568         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1569                         >> VPECONTROL_EXCPT_SHIFT;
1570         switch (subcode) {
1571         case 0:
1572                 printk(KERN_DEBUG "Thread Underflow\n");
1573                 break;
1574         case 1:
1575                 printk(KERN_DEBUG "Thread Overflow\n");
1576                 break;
1577         case 2:
1578                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1579                 break;
1580         case 3:
1581                 printk(KERN_DEBUG "Gating Storage Exception\n");
1582                 break;
1583         case 4:
1584                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1585                 break;
1586         case 5:
1587                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1588                 break;
1589         default:
1590                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1591                         subcode);
1592                 break;
1593         }
1594         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1595
1596         force_sig(SIGILL, current);
1597 }
1598
1599
1600 asmlinkage void do_dsp(struct pt_regs *regs)
1601 {
1602         if (cpu_has_dsp)
1603                 panic("Unexpected DSP exception");
1604
1605         force_sig(SIGILL, current);
1606 }
1607
1608 asmlinkage void do_reserved(struct pt_regs *regs)
1609 {
1610         /*
1611          * Game over - no way to handle this if it ever occurs.  Most probably
1612          * caused by a new unknown cpu type or after another deadly
1613          * hard/software error.
1614          */
1615         show_regs(regs);
1616         panic("Caught reserved exception %ld - should not happen.",
1617               (regs->cp0_cause & 0x7f) >> 2);
1618 }
1619
1620 static int __initdata l1parity = 1;
1621 static int __init nol1parity(char *s)
1622 {
1623         l1parity = 0;
1624         return 1;
1625 }
1626 __setup("nol1par", nol1parity);
1627 static int __initdata l2parity = 1;
1628 static int __init nol2parity(char *s)
1629 {
1630         l2parity = 0;
1631         return 1;
1632 }
1633 __setup("nol2par", nol2parity);
1634
1635 /*
1636  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1637  * it different ways.
1638  */
1639 static inline void parity_protection_init(void)
1640 {
1641         switch (current_cpu_type()) {
1642         case CPU_24K:
1643         case CPU_34K:
1644         case CPU_74K:
1645         case CPU_1004K:
1646         case CPU_1074K:
1647         case CPU_INTERAPTIV:
1648         case CPU_PROAPTIV:
1649         case CPU_P5600:
1650         case CPU_QEMU_GENERIC:
1651         case CPU_I6400:
1652         case CPU_P6600:
1653                 {
1654 #define ERRCTL_PE       0x80000000
1655 #define ERRCTL_L2P      0x00800000
1656                         unsigned long errctl;
1657                         unsigned int l1parity_present, l2parity_present;
1658
1659                         errctl = read_c0_ecc();
1660                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1661
1662                         /* probe L1 parity support */
1663                         write_c0_ecc(errctl | ERRCTL_PE);
1664                         back_to_back_c0_hazard();
1665                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1666
1667                         /* probe L2 parity support */
1668                         write_c0_ecc(errctl|ERRCTL_L2P);
1669                         back_to_back_c0_hazard();
1670                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1671
1672                         if (l1parity_present && l2parity_present) {
1673                                 if (l1parity)
1674                                         errctl |= ERRCTL_PE;
1675                                 if (l1parity ^ l2parity)
1676                                         errctl |= ERRCTL_L2P;
1677                         } else if (l1parity_present) {
1678                                 if (l1parity)
1679                                         errctl |= ERRCTL_PE;
1680                         } else if (l2parity_present) {
1681                                 if (l2parity)
1682                                         errctl |= ERRCTL_L2P;
1683                         } else {
1684                                 /* No parity available */
1685                         }
1686
1687                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1688
1689                         write_c0_ecc(errctl);
1690                         back_to_back_c0_hazard();
1691                         errctl = read_c0_ecc();
1692                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1693
1694                         if (l1parity_present)
1695                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1696                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1697
1698                         if (l2parity_present) {
1699                                 if (l1parity_present && l1parity)
1700                                         errctl ^= ERRCTL_L2P;
1701                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1702                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1703                         }
1704                 }
1705                 break;
1706
1707         case CPU_5KC:
1708         case CPU_5KE:
1709         case CPU_LOONGSON1:
1710                 write_c0_ecc(0x80000000);
1711                 back_to_back_c0_hazard();
1712                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1713                 printk(KERN_INFO "Cache parity protection %sabled\n",
1714                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1715                 break;
1716         case CPU_20KC:
1717         case CPU_25KF:
1718                 /* Clear the DE bit (bit 16) in the c0_status register. */
1719                 printk(KERN_INFO "Enable cache parity protection for "
1720                        "MIPS 20KC/25KF CPUs.\n");
1721                 clear_c0_status(ST0_DE);
1722                 break;
1723         default:
1724                 break;
1725         }
1726 }
1727
1728 asmlinkage void cache_parity_error(void)
1729 {
1730         const int field = 2 * sizeof(unsigned long);
1731         unsigned int reg_val;
1732
1733         /* For the moment, report the problem and hang. */
1734         printk("Cache error exception:\n");
1735         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1736         reg_val = read_c0_cacheerr();
1737         printk("c0_cacheerr == %08x\n", reg_val);
1738
1739         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1740                reg_val & (1<<30) ? "secondary" : "primary",
1741                reg_val & (1<<31) ? "data" : "insn");
1742         if ((cpu_has_mips_r2_r6) &&
1743             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1744                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1745                         reg_val & (1<<29) ? "ED " : "",
1746                         reg_val & (1<<28) ? "ET " : "",
1747                         reg_val & (1<<27) ? "ES " : "",
1748                         reg_val & (1<<26) ? "EE " : "",
1749                         reg_val & (1<<25) ? "EB " : "",
1750                         reg_val & (1<<24) ? "EI " : "",
1751                         reg_val & (1<<23) ? "E1 " : "",
1752                         reg_val & (1<<22) ? "E0 " : "");
1753         } else {
1754                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1755                         reg_val & (1<<29) ? "ED " : "",
1756                         reg_val & (1<<28) ? "ET " : "",
1757                         reg_val & (1<<26) ? "EE " : "",
1758                         reg_val & (1<<25) ? "EB " : "",
1759                         reg_val & (1<<24) ? "EI " : "",
1760                         reg_val & (1<<23) ? "E1 " : "",
1761                         reg_val & (1<<22) ? "E0 " : "");
1762         }
1763         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1764
1765 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1766         if (reg_val & (1<<22))
1767                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1768
1769         if (reg_val & (1<<23))
1770                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1771 #endif
1772
1773         panic("Can't handle the cache error!");
1774 }
1775
1776 asmlinkage void do_ftlb(void)
1777 {
1778         const int field = 2 * sizeof(unsigned long);
1779         unsigned int reg_val;
1780
1781         /* For the moment, report the problem and hang. */
1782         if ((cpu_has_mips_r2_r6) &&
1783             (((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS) ||
1784             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_LOONGSON))) {
1785                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1786                        read_c0_ecc());
1787                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1788                 reg_val = read_c0_cacheerr();
1789                 pr_err("c0_cacheerr == %08x\n", reg_val);
1790
1791                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1792                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1793                 } else {
1794                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1795                                reg_val & (1<<30) ? "secondary" : "primary",
1796                                reg_val & (1<<31) ? "data" : "insn");
1797                 }
1798         } else {
1799                 pr_err("FTLB error exception\n");
1800         }
1801         /* Just print the cacheerr bits for now */
1802         cache_parity_error();
1803 }
1804
1805 /*
1806  * SDBBP EJTAG debug exception handler.
1807  * We skip the instruction and return to the next instruction.
1808  */
1809 void ejtag_exception_handler(struct pt_regs *regs)
1810 {
1811         const int field = 2 * sizeof(unsigned long);
1812         unsigned long depc, old_epc, old_ra;
1813         unsigned int debug;
1814
1815         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1816         depc = read_c0_depc();
1817         debug = read_c0_debug();
1818         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1819         if (debug & 0x80000000) {
1820                 /*
1821                  * In branch delay slot.
1822                  * We cheat a little bit here and use EPC to calculate the
1823                  * debug return address (DEPC). EPC is restored after the
1824                  * calculation.
1825                  */
1826                 old_epc = regs->cp0_epc;
1827                 old_ra = regs->regs[31];
1828                 regs->cp0_epc = depc;
1829                 compute_return_epc(regs);
1830                 depc = regs->cp0_epc;
1831                 regs->cp0_epc = old_epc;
1832                 regs->regs[31] = old_ra;
1833         } else
1834                 depc += 4;
1835         write_c0_depc(depc);
1836
1837 #if 0
1838         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1839         write_c0_debug(debug | 0x100);
1840 #endif
1841 }
1842
1843 /*
1844  * NMI exception handler.
1845  * No lock; only written during early bootup by CPU 0.
1846  */
1847 static RAW_NOTIFIER_HEAD(nmi_chain);
1848
1849 int register_nmi_notifier(struct notifier_block *nb)
1850 {
1851         return raw_notifier_chain_register(&nmi_chain, nb);
1852 }
1853
1854 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1855 {
1856         char str[100];
1857
1858         nmi_enter();
1859         raw_notifier_call_chain(&nmi_chain, 0, regs);
1860         bust_spinlocks(1);
1861         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1862                  smp_processor_id(), regs->cp0_epc);
1863         regs->cp0_epc = read_c0_errorepc();
1864         die(str, regs);
1865         nmi_exit();
1866 }
1867
1868 #define VECTORSPACING 0x100     /* for EI/VI mode */
1869
1870 unsigned long ebase;
1871 EXPORT_SYMBOL_GPL(ebase);
1872 unsigned long exception_handlers[32];
1873 unsigned long vi_handlers[64];
1874
1875 void __init *set_except_vector(int n, void *addr)
1876 {
1877         unsigned long handler = (unsigned long) addr;
1878         unsigned long old_handler;
1879
1880 #ifdef CONFIG_CPU_MICROMIPS
1881         /*
1882          * Only the TLB handlers are cache aligned with an even
1883          * address. All other handlers are on an odd address and
1884          * require no modification. Otherwise, MIPS32 mode will
1885          * be entered when handling any TLB exceptions. That
1886          * would be bad...since we must stay in microMIPS mode.
1887          */
1888         if (!(handler & 0x1))
1889                 handler |= 1;
1890 #endif
1891         old_handler = xchg(&exception_handlers[n], handler);
1892
1893         if (n == 0 && cpu_has_divec) {
1894 #ifdef CONFIG_CPU_MICROMIPS
1895                 unsigned long jump_mask = ~((1 << 27) - 1);
1896 #else
1897                 unsigned long jump_mask = ~((1 << 28) - 1);
1898 #endif
1899                 u32 *buf = (u32 *)(ebase + 0x200);
1900                 unsigned int k0 = 26;
1901                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1902                         uasm_i_j(&buf, handler & ~jump_mask);
1903                         uasm_i_nop(&buf);
1904                 } else {
1905                         UASM_i_LA(&buf, k0, handler);
1906                         uasm_i_jr(&buf, k0);
1907                         uasm_i_nop(&buf);
1908                 }
1909                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1910         }
1911         return (void *)old_handler;
1912 }
1913
1914 static void do_default_vi(void)
1915 {
1916         show_regs(get_irq_regs());
1917         panic("Caught unexpected vectored interrupt.");
1918 }
1919
1920 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1921 {
1922         unsigned long handler;
1923         unsigned long old_handler = vi_handlers[n];
1924         int srssets = current_cpu_data.srsets;
1925         u16 *h;
1926         unsigned char *b;
1927
1928         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1929
1930         if (addr == NULL) {
1931                 handler = (unsigned long) do_default_vi;
1932                 srs = 0;
1933         } else
1934                 handler = (unsigned long) addr;
1935         vi_handlers[n] = handler;
1936
1937         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1938
1939         if (srs >= srssets)
1940                 panic("Shadow register set %d not supported", srs);
1941
1942         if (cpu_has_veic) {
1943                 if (board_bind_eic_interrupt)
1944                         board_bind_eic_interrupt(n, srs);
1945         } else if (cpu_has_vint) {
1946                 /* SRSMap is only defined if shadow sets are implemented */
1947                 if (srssets > 1)
1948                         change_c0_srsmap(0xf << n*4, srs << n*4);
1949         }
1950
1951         if (srs == 0) {
1952                 /*
1953                  * If no shadow set is selected then use the default handler
1954                  * that does normal register saving and standard interrupt exit
1955                  */
1956                 extern char except_vec_vi, except_vec_vi_lui;
1957                 extern char except_vec_vi_ori, except_vec_vi_end;
1958                 extern char rollback_except_vec_vi;
1959                 char *vec_start = using_rollback_handler() ?
1960                         &rollback_except_vec_vi : &except_vec_vi;
1961 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1962                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1963                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1964 #else
1965                 const int lui_offset = &except_vec_vi_lui - vec_start;
1966                 const int ori_offset = &except_vec_vi_ori - vec_start;
1967 #endif
1968                 const int handler_len = &except_vec_vi_end - vec_start;
1969
1970                 if (handler_len > VECTORSPACING) {
1971                         /*
1972                          * Sigh... panicing won't help as the console
1973                          * is probably not configured :(
1974                          */
1975                         panic("VECTORSPACING too small");
1976                 }
1977
1978                 set_handler(((unsigned long)b - ebase), vec_start,
1979 #ifdef CONFIG_CPU_MICROMIPS
1980                                 (handler_len - 1));
1981 #else
1982                                 handler_len);
1983 #endif
1984                 h = (u16 *)(b + lui_offset);
1985                 *h = (handler >> 16) & 0xffff;
1986                 h = (u16 *)(b + ori_offset);
1987                 *h = (handler & 0xffff);
1988                 local_flush_icache_range((unsigned long)b,
1989                                          (unsigned long)(b+handler_len));
1990         }
1991         else {
1992                 /*
1993                  * In other cases jump directly to the interrupt handler. It
1994                  * is the handler's responsibility to save registers if required
1995                  * (eg hi/lo) and return from the exception using "eret".
1996                  */
1997                 u32 insn;
1998
1999                 h = (u16 *)b;
2000                 /* j handler */
2001 #ifdef CONFIG_CPU_MICROMIPS
2002                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
2003 #else
2004                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
2005 #endif
2006                 h[0] = (insn >> 16) & 0xffff;
2007                 h[1] = insn & 0xffff;
2008                 h[2] = 0;
2009                 h[3] = 0;
2010                 local_flush_icache_range((unsigned long)b,
2011                                          (unsigned long)(b+8));
2012         }
2013
2014         return (void *)old_handler;
2015 }
2016
2017 void *set_vi_handler(int n, vi_handler_t addr)
2018 {
2019         return set_vi_srs_handler(n, addr, 0);
2020 }
2021
2022 extern void tlb_init(void);
2023
2024 /*
2025  * Timer interrupt
2026  */
2027 int cp0_compare_irq;
2028 EXPORT_SYMBOL_GPL(cp0_compare_irq);
2029 int cp0_compare_irq_shift;
2030
2031 /*
2032  * Performance counter IRQ or -1 if shared with timer
2033  */
2034 int cp0_perfcount_irq;
2035 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
2036
2037 /*
2038  * Fast debug channel IRQ or -1 if not present
2039  */
2040 int cp0_fdc_irq;
2041 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
2042
2043 static int noulri;
2044
2045 static int __init ulri_disable(char *s)
2046 {
2047         pr_info("Disabling ulri\n");
2048         noulri = 1;
2049
2050         return 1;
2051 }
2052 __setup("noulri", ulri_disable);
2053
2054 /* configure STATUS register */
2055 static void configure_status(void)
2056 {
2057         /*
2058          * Disable coprocessors and select 32-bit or 64-bit addressing
2059          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2060          * flag that some firmware may have left set and the TS bit (for
2061          * IP27).  Set XX for ISA IV code to work.
2062          */
2063         unsigned int status_set = ST0_CU0;
2064 #ifdef CONFIG_64BIT
2065         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2066 #endif
2067         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2068                 status_set |= ST0_XX;
2069         if (cpu_has_dsp)
2070                 status_set |= ST0_MX;
2071
2072         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2073                          status_set);
2074 }
2075
2076 unsigned int hwrena;
2077 EXPORT_SYMBOL_GPL(hwrena);
2078
2079 /* configure HWRENA register */
2080 static void configure_hwrena(void)
2081 {
2082         hwrena = cpu_hwrena_impl_bits;
2083
2084         if (cpu_has_mips_r2_r6)
2085                 hwrena |= MIPS_HWRENA_CPUNUM |
2086                           MIPS_HWRENA_SYNCISTEP |
2087                           MIPS_HWRENA_CC |
2088                           MIPS_HWRENA_CCRES;
2089
2090         if (!noulri && cpu_has_userlocal)
2091                 hwrena |= MIPS_HWRENA_ULR;
2092
2093         if (hwrena)
2094                 write_c0_hwrena(hwrena);
2095 }
2096
2097 static void configure_exception_vector(void)
2098 {
2099         if (cpu_has_veic || cpu_has_vint) {
2100                 unsigned long sr = set_c0_status(ST0_BEV);
2101                 /* If available, use WG to set top bits of EBASE */
2102                 if (cpu_has_ebase_wg) {
2103 #ifdef CONFIG_64BIT
2104                         write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2105 #else
2106                         write_c0_ebase(ebase | MIPS_EBASE_WG);
2107 #endif
2108                 }
2109                 write_c0_ebase(ebase);
2110                 write_c0_status(sr);
2111                 /* Setting vector spacing enables EI/VI mode  */
2112                 change_c0_intctl(0x3e0, VECTORSPACING);
2113         }
2114         if (cpu_has_divec) {
2115                 if (cpu_has_mipsmt) {
2116                         unsigned int vpflags = dvpe();
2117                         set_c0_cause(CAUSEF_IV);
2118                         evpe(vpflags);
2119                 } else
2120                         set_c0_cause(CAUSEF_IV);
2121         }
2122 }
2123
2124 void per_cpu_trap_init(bool is_boot_cpu)
2125 {
2126         unsigned int cpu = smp_processor_id();
2127
2128         configure_status();
2129         configure_hwrena();
2130
2131         configure_exception_vector();
2132
2133         /*
2134          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2135          *
2136          *  o read IntCtl.IPTI to determine the timer interrupt
2137          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2138          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2139          */
2140         if (cpu_has_mips_r2_r6) {
2141                 /*
2142                  * We shouldn't trust a secondary core has a sane EBASE register
2143                  * so use the one calculated by the boot CPU.
2144                  */
2145                 if (!is_boot_cpu) {
2146                         /* If available, use WG to set top bits of EBASE */
2147                         if (cpu_has_ebase_wg) {
2148 #ifdef CONFIG_64BIT
2149                                 write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2150 #else
2151                                 write_c0_ebase(ebase | MIPS_EBASE_WG);
2152 #endif
2153                         }
2154                         write_c0_ebase(ebase);
2155                 }
2156
2157                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2158                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2159                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2160                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2161                 if (!cp0_fdc_irq)
2162                         cp0_fdc_irq = -1;
2163
2164         } else {
2165                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2166                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2167                 cp0_perfcount_irq = -1;
2168                 cp0_fdc_irq = -1;
2169         }
2170
2171         if (!cpu_data[cpu].asid_cache)
2172                 cpu_data[cpu].asid_cache = asid_first_version(cpu);
2173
2174         atomic_inc(&init_mm.mm_count);
2175         current->active_mm = &init_mm;
2176         BUG_ON(current->mm);
2177         enter_lazy_tlb(&init_mm, current);
2178
2179         /* Boot CPU's cache setup in setup_arch(). */
2180         if (!is_boot_cpu)
2181                 cpu_cache_init();
2182         tlb_init();
2183         TLBMISS_HANDLER_SETUP();
2184 }
2185
2186 /* Install CPU exception handler */
2187 void set_handler(unsigned long offset, void *addr, unsigned long size)
2188 {
2189 #ifdef CONFIG_CPU_MICROMIPS
2190         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2191 #else
2192         memcpy((void *)(ebase + offset), addr, size);
2193 #endif
2194         local_flush_icache_range(ebase + offset, ebase + offset + size);
2195 }
2196
2197 static char panic_null_cerr[] =
2198         "Trying to set NULL cache error exception handler";
2199
2200 /*
2201  * Install uncached CPU exception handler.
2202  * This is suitable only for the cache error exception which is the only
2203  * exception handler that is being run uncached.
2204  */
2205 void set_uncached_handler(unsigned long offset, void *addr,
2206         unsigned long size)
2207 {
2208         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2209
2210         if (!addr)
2211                 panic(panic_null_cerr);
2212
2213         memcpy((void *)(uncached_ebase + offset), addr, size);
2214 }
2215
2216 static int __initdata rdhwr_noopt;
2217 static int __init set_rdhwr_noopt(char *str)
2218 {
2219         rdhwr_noopt = 1;
2220         return 1;
2221 }
2222
2223 __setup("rdhwr_noopt", set_rdhwr_noopt);
2224
2225 void __init trap_init(void)
2226 {
2227         extern char except_vec3_generic;
2228         extern char except_vec4;
2229         extern char except_vec3_r4000;
2230         unsigned long i;
2231
2232         check_wait();
2233
2234         if (cpu_has_veic || cpu_has_vint) {
2235                 unsigned long size = 0x200 + VECTORSPACING*64;
2236                 phys_addr_t ebase_pa;
2237
2238                 ebase = (unsigned long)
2239                         __alloc_bootmem(size, 1 << fls(size), 0);
2240
2241                 /*
2242                  * Try to ensure ebase resides in KSeg0 if possible.
2243                  *
2244                  * It shouldn't generally be in XKPhys on MIPS64 to avoid
2245                  * hitting a poorly defined exception base for Cache Errors.
2246                  * The allocation is likely to be in the low 512MB of physical,
2247                  * in which case we should be able to convert to KSeg0.
2248                  *
2249                  * EVA is special though as it allows segments to be rearranged
2250                  * and to become uncached during cache error handling.
2251                  */
2252                 ebase_pa = __pa(ebase);
2253                 if (!IS_ENABLED(CONFIG_EVA) && !WARN_ON(ebase_pa >= 0x20000000))
2254                         ebase = CKSEG0ADDR(ebase_pa);
2255         } else {
2256                 ebase = CAC_BASE;
2257
2258                 if (cpu_has_mips_r2_r6) {
2259                         if (cpu_has_ebase_wg) {
2260 #ifdef CONFIG_64BIT
2261                                 ebase = (read_c0_ebase_64() & ~0xfff);
2262 #else
2263                                 ebase = (read_c0_ebase() & ~0xfff);
2264 #endif
2265                         } else {
2266                                 ebase += (read_c0_ebase() & 0x3ffff000);
2267                         }
2268                 }
2269         }
2270
2271         if (cpu_has_mmips) {
2272                 unsigned int config3 = read_c0_config3();
2273
2274                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2275                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2276                 else
2277                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2278         }
2279
2280         if (board_ebase_setup)
2281                 board_ebase_setup();
2282         per_cpu_trap_init(true);
2283
2284         /*
2285          * Copy the generic exception handlers to their final destination.
2286          * This will be overridden later as suitable for a particular
2287          * configuration.
2288          */
2289         set_handler(0x180, &except_vec3_generic, 0x80);
2290
2291         /*
2292          * Setup default vectors
2293          */
2294         for (i = 0; i <= 31; i++)
2295                 set_except_vector(i, handle_reserved);
2296
2297         /*
2298          * Copy the EJTAG debug exception vector handler code to it's final
2299          * destination.
2300          */
2301         if (cpu_has_ejtag && board_ejtag_handler_setup)
2302                 board_ejtag_handler_setup();
2303
2304         /*
2305          * Only some CPUs have the watch exceptions.
2306          */
2307         if (cpu_has_watch)
2308                 set_except_vector(EXCCODE_WATCH, handle_watch);
2309
2310         /*
2311          * Initialise interrupt handlers
2312          */
2313         if (cpu_has_veic || cpu_has_vint) {
2314                 int nvec = cpu_has_veic ? 64 : 8;
2315                 for (i = 0; i < nvec; i++)
2316                         set_vi_handler(i, NULL);
2317         }
2318         else if (cpu_has_divec)
2319                 set_handler(0x200, &except_vec4, 0x8);
2320
2321         /*
2322          * Some CPUs can enable/disable for cache parity detection, but does
2323          * it different ways.
2324          */
2325         parity_protection_init();
2326
2327         /*
2328          * The Data Bus Errors / Instruction Bus Errors are signaled
2329          * by external hardware.  Therefore these two exceptions
2330          * may have board specific handlers.
2331          */
2332         if (board_be_init)
2333                 board_be_init();
2334
2335         set_except_vector(EXCCODE_INT, using_rollback_handler() ?
2336                                         rollback_handle_int : handle_int);
2337         set_except_vector(EXCCODE_MOD, handle_tlbm);
2338         set_except_vector(EXCCODE_TLBL, handle_tlbl);
2339         set_except_vector(EXCCODE_TLBS, handle_tlbs);
2340
2341         set_except_vector(EXCCODE_ADEL, handle_adel);
2342         set_except_vector(EXCCODE_ADES, handle_ades);
2343
2344         set_except_vector(EXCCODE_IBE, handle_ibe);
2345         set_except_vector(EXCCODE_DBE, handle_dbe);
2346
2347         set_except_vector(EXCCODE_SYS, handle_sys);
2348         set_except_vector(EXCCODE_BP, handle_bp);
2349         set_except_vector(EXCCODE_RI, rdhwr_noopt ? handle_ri :
2350                           (cpu_has_vtag_icache ?
2351                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2352         set_except_vector(EXCCODE_CPU, handle_cpu);
2353         set_except_vector(EXCCODE_OV, handle_ov);
2354         set_except_vector(EXCCODE_TR, handle_tr);
2355         set_except_vector(EXCCODE_MSAFPE, handle_msa_fpe);
2356
2357         if (current_cpu_type() == CPU_R6000 ||
2358             current_cpu_type() == CPU_R6000A) {
2359                 /*
2360                  * The R6000 is the only R-series CPU that features a machine
2361                  * check exception (similar to the R4000 cache error) and
2362                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2363                  * written yet.  Well, anyway there is no R6000 machine on the
2364                  * current list of targets for Linux/MIPS.
2365                  * (Duh, crap, there is someone with a triple R6k machine)
2366                  */
2367                 //set_except_vector(14, handle_mc);
2368                 //set_except_vector(15, handle_ndc);
2369         }
2370
2371
2372         if (board_nmi_handler_setup)
2373                 board_nmi_handler_setup();
2374
2375         if (cpu_has_fpu && !cpu_has_nofpuex)
2376                 set_except_vector(EXCCODE_FPE, handle_fpe);
2377
2378         set_except_vector(MIPS_EXCCODE_TLBPAR, handle_ftlb);
2379
2380         if (cpu_has_rixiex) {
2381                 set_except_vector(EXCCODE_TLBRI, tlb_do_page_fault_0);
2382                 set_except_vector(EXCCODE_TLBXI, tlb_do_page_fault_0);
2383         }
2384
2385         set_except_vector(EXCCODE_MSADIS, handle_msa);
2386         set_except_vector(EXCCODE_MDMX, handle_mdmx);
2387
2388         if (cpu_has_mcheck)
2389                 set_except_vector(EXCCODE_MCHECK, handle_mcheck);
2390
2391         if (cpu_has_mipsmt)
2392                 set_except_vector(EXCCODE_THREAD, handle_mt);
2393
2394         set_except_vector(EXCCODE_DSPDIS, handle_dsp);
2395
2396         if (board_cache_error_setup)
2397                 board_cache_error_setup();
2398
2399         if (cpu_has_vce)
2400                 /* Special exception: R4[04]00 uses also the divec space. */
2401                 set_handler(0x180, &except_vec3_r4000, 0x100);
2402         else if (cpu_has_4kex)
2403                 set_handler(0x180, &except_vec3_generic, 0x80);
2404         else
2405                 set_handler(0x080, &except_vec3_generic, 0x80);
2406
2407         local_flush_icache_range(ebase, ebase + 0x400);
2408
2409         sort_extable(__start___dbe_table, __stop___dbe_table);
2410
2411         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2412 }
2413
2414 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2415                             void *v)
2416 {
2417         switch (cmd) {
2418         case CPU_PM_ENTER_FAILED:
2419         case CPU_PM_EXIT:
2420                 configure_status();
2421                 configure_hwrena();
2422                 configure_exception_vector();
2423
2424                 /* Restore register with CPU number for TLB handlers */
2425                 TLBMISS_HANDLER_RESTORE();
2426
2427                 break;
2428         }
2429
2430         return NOTIFY_OK;
2431 }
2432
2433 static struct notifier_block trap_pm_notifier_block = {
2434         .notifier_call = trap_pm_notifier,
2435 };
2436
2437 static int __init trap_pm_init(void)
2438 {
2439         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2440 }
2441 arch_initcall(trap_pm_init);