arch/arm64/include/asm/sysreg.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Macros for accessing system registers with older binutils.
   4  *
   5  * Copyright (C) 2014 ARM Ltd.
   6  * Author: Catalin Marinas <catalin.marinas@arm.com>
   7  */
   8
   9 #ifndef __ASM_SYSREG_H
  10 #define __ASM_SYSREG_H
  11
  12 #include <linux/bits.h>
  13 #include <linux/stringify.h>
  14
  15 /*
  16  * ARMv8 ARM reserves the following encoding for system registers:
  17  * (Ref: ARMv8 ARM, Section: "System instruction class encoding overview",
  18  *  C5.2, version:ARM DDI 0487A.f)
  19  *      [20-19] : Op0
  20  *      [18-16] : Op1
  21  *      [15-12] : CRn
  22  *      [11-8]  : CRm
  23  *      [7-5]   : Op2
  24  */
  25 #define Op0_shift       19
  26 #define Op0_mask        0x3
  27 #define Op1_shift       16
  28 #define Op1_mask        0x7
  29 #define CRn_shift       12
  30 #define CRn_mask        0xf
  31 #define CRm_shift       8
  32 #define CRm_mask        0xf
  33 #define Op2_shift       5
  34 #define Op2_mask        0x7
  35
  36 #define sys_reg(op0, op1, crn, crm, op2) \
  37         (((op0) << Op0_shift) | ((op1) << Op1_shift) | \
  38          ((crn) << CRn_shift) | ((crm) << CRm_shift) | \
  39          ((op2) << Op2_shift))
  40
  41 #define sys_insn        sys_reg
  42
  43 #define sys_reg_Op0(id) (((id) >> Op0_shift) & Op0_mask)
  44 #define sys_reg_Op1(id) (((id) >> Op1_shift) & Op1_mask)
  45 #define sys_reg_CRn(id) (((id) >> CRn_shift) & CRn_mask)
  46 #define sys_reg_CRm(id) (((id) >> CRm_shift) & CRm_mask)
  47 #define sys_reg_Op2(id) (((id) >> Op2_shift) & Op2_mask)
  48
  49 #ifndef CONFIG_BROKEN_GAS_INST
  50
  51 #ifdef __ASSEMBLY__
  52 // The space separator is omitted so that __emit_inst(x) can be parsed as
  53 // either an assembler directive or an assembler macro argument.
  54 #define __emit_inst(x)                  .inst(x)
  55 #else
  56 #define __emit_inst(x)                  ".inst " __stringify((x)) "\n\t"
  57 #endif
  58
  59 #else  /* CONFIG_BROKEN_GAS_INST */
  60
  61 #ifndef CONFIG_CPU_BIG_ENDIAN
  62 #define __INSTR_BSWAP(x)                (x)
  63 #else  /* CONFIG_CPU_BIG_ENDIAN */
  64 #define __INSTR_BSWAP(x)                ((((x) << 24) & 0xff000000)     | \
  65                                          (((x) <<  8) & 0x00ff0000)     | \
  66                                          (((x) >>  8) & 0x0000ff00)     | \
  67                                          (((x) >> 24) & 0x000000ff))
  68 #endif  /* CONFIG_CPU_BIG_ENDIAN */
  69
  70 #ifdef __ASSEMBLY__
  71 #define __emit_inst(x)                  .long __INSTR_BSWAP(x)
  72 #else  /* __ASSEMBLY__ */
  73 #define __emit_inst(x)                  ".long " __stringify(__INSTR_BSWAP(x)) "\n\t"
  74 #endif  /* __ASSEMBLY__ */
  75
  76 #endif  /* CONFIG_BROKEN_GAS_INST */
  77
  78 /*
  79  * Instructions for modifying PSTATE fields.
  80  * As per Arm ARM for v8-A, Section "C.5.1.3 op0 == 0b00, architectural hints,
  81  * barriers and CLREX, and PSTATE access", ARM DDI 0487 C.a, system instructions
  82  * for accessing PSTATE fields have the following encoding:
  83  *      Op0 = 0, CRn = 4
  84  *      Op1, Op2 encodes the PSTATE field modified and defines the constraints.
  85  *      CRm = Imm4 for the instruction.
  86  *      Rt = 0x1f
  87  */
  88 #define pstate_field(op1, op2)          ((op1) << Op1_shift | (op2) << Op2_shift)
  89 #define PSTATE_Imm_shift                CRm_shift
  90
  91 #define PSTATE_PAN                      pstate_field(0, 4)
  92 #define PSTATE_UAO                      pstate_field(0, 3)
  93 #define PSTATE_SSBS                     pstate_field(3, 1)
  94
  95 #define SET_PSTATE_PAN(x)               __emit_inst(0xd500401f | PSTATE_PAN | ((!!x) << PSTATE_Imm_shift))
  96 #define SET_PSTATE_UAO(x)               __emit_inst(0xd500401f | PSTATE_UAO | ((!!x) << PSTATE_Imm_shift))
  97 #define SET_PSTATE_SSBS(x)              __emit_inst(0xd500401f | PSTATE_SSBS | ((!!x) << PSTATE_Imm_shift))
  98
  99 #define __SYS_BARRIER_INSN(CRm, op2, Rt) \
 100         __emit_inst(0xd5000000 | sys_insn(0, 3, 3, (CRm), (op2)) | ((Rt) & 0x1f))
 101
 102 #define SB_BARRIER_INSN                 __SYS_BARRIER_INSN(0, 7, 31)
 103
 104 #define SYS_DC_ISW                      sys_insn(1, 0, 7, 6, 2)
 105 #define SYS_DC_CSW                      sys_insn(1, 0, 7, 10, 2)
 106 #define SYS_DC_CISW                     sys_insn(1, 0, 7, 14, 2)
 107
 108 #define SYS_OSDTRRX_EL1                 sys_reg(2, 0, 0, 0, 2)
 109 #define SYS_MDCCINT_EL1                 sys_reg(2, 0, 0, 2, 0)
 110 #define SYS_MDSCR_EL1                   sys_reg(2, 0, 0, 2, 2)
 111 #define SYS_OSDTRTX_EL1                 sys_reg(2, 0, 0, 3, 2)
 112 #define SYS_OSECCR_EL1                  sys_reg(2, 0, 0, 6, 2)
 113 #define SYS_DBGBVRn_EL1(n)              sys_reg(2, 0, 0, n, 4)
 114 #define SYS_DBGBCRn_EL1(n)              sys_reg(2, 0, 0, n, 5)
 115 #define SYS_DBGWVRn_EL1(n)              sys_reg(2, 0, 0, n, 6)
 116 #define SYS_DBGWCRn_EL1(n)              sys_reg(2, 0, 0, n, 7)
 117 #define SYS_MDRAR_EL1                   sys_reg(2, 0, 1, 0, 0)
 118 #define SYS_OSLAR_EL1                   sys_reg(2, 0, 1, 0, 4)
 119 #define SYS_OSLSR_EL1                   sys_reg(2, 0, 1, 1, 4)
 120 #define SYS_OSDLR_EL1                   sys_reg(2, 0, 1, 3, 4)
 121 #define SYS_DBGPRCR_EL1                 sys_reg(2, 0, 1, 4, 4)
 122 #define SYS_DBGCLAIMSET_EL1             sys_reg(2, 0, 7, 8, 6)
 123 #define SYS_DBGCLAIMCLR_EL1             sys_reg(2, 0, 7, 9, 6)
 124 #define SYS_DBGAUTHSTATUS_EL1           sys_reg(2, 0, 7, 14, 6)
 125 #define SYS_MDCCSR_EL0                  sys_reg(2, 3, 0, 1, 0)
 126 #define SYS_DBGDTR_EL0                  sys_reg(2, 3, 0, 4, 0)
 127 #define SYS_DBGDTRRX_EL0                sys_reg(2, 3, 0, 5, 0)
 128 #define SYS_DBGDTRTX_EL0                sys_reg(2, 3, 0, 5, 0)
 129 #define SYS_DBGVCR32_EL2                sys_reg(2, 4, 0, 7, 0)
 130
 131 #define SYS_MIDR_EL1                    sys_reg(3, 0, 0, 0, 0)
 132 #define SYS_MPIDR_EL1                   sys_reg(3, 0, 0, 0, 5)
 133 #define SYS_REVIDR_EL1                  sys_reg(3, 0, 0, 0, 6)
 134
 135 #define SYS_ID_PFR0_EL1                 sys_reg(3, 0, 0, 1, 0)
 136 #define SYS_ID_PFR1_EL1                 sys_reg(3, 0, 0, 1, 1)
 137 #define SYS_ID_DFR0_EL1                 sys_reg(3, 0, 0, 1, 2)
 138 #define SYS_ID_AFR0_EL1                 sys_reg(3, 0, 0, 1, 3)
 139 #define SYS_ID_MMFR0_EL1                sys_reg(3, 0, 0, 1, 4)
 140 #define SYS_ID_MMFR1_EL1                sys_reg(3, 0, 0, 1, 5)
 141 #define SYS_ID_MMFR2_EL1                sys_reg(3, 0, 0, 1, 6)
 142 #define SYS_ID_MMFR3_EL1                sys_reg(3, 0, 0, 1, 7)
 143
 144 #define SYS_ID_ISAR0_EL1                sys_reg(3, 0, 0, 2, 0)
 145 #define SYS_ID_ISAR1_EL1                sys_reg(3, 0, 0, 2, 1)
 146 #define SYS_ID_ISAR2_EL1                sys_reg(3, 0, 0, 2, 2)
 147 #define SYS_ID_ISAR3_EL1                sys_reg(3, 0, 0, 2, 3)
 148 #define SYS_ID_ISAR4_EL1                sys_reg(3, 0, 0, 2, 4)
 149 #define SYS_ID_ISAR5_EL1                sys_reg(3, 0, 0, 2, 5)
 150 #define SYS_ID_MMFR4_EL1                sys_reg(3, 0, 0, 2, 6)
 151 #define SYS_ID_ISAR6_EL1                sys_reg(3, 0, 0, 2, 7)
 152
 153 #define SYS_MVFR0_EL1                   sys_reg(3, 0, 0, 3, 0)
 154 #define SYS_MVFR1_EL1                   sys_reg(3, 0, 0, 3, 1)
 155 #define SYS_MVFR2_EL1                   sys_reg(3, 0, 0, 3, 2)
 156
 157 #define SYS_ID_AA64PFR0_EL1             sys_reg(3, 0, 0, 4, 0)
 158 #define SYS_ID_AA64PFR1_EL1             sys_reg(3, 0, 0, 4, 1)
 159 #define SYS_ID_AA64ZFR0_EL1             sys_reg(3, 0, 0, 4, 4)
 160
 161 #define SYS_ID_AA64DFR0_EL1             sys_reg(3, 0, 0, 5, 0)
 162 #define SYS_ID_AA64DFR1_EL1             sys_reg(3, 0, 0, 5, 1)
 163
 164 #define SYS_ID_AA64AFR0_EL1             sys_reg(3, 0, 0, 5, 4)
 165 #define SYS_ID_AA64AFR1_EL1             sys_reg(3, 0, 0, 5, 5)
 166
 167 #define SYS_ID_AA64ISAR0_EL1            sys_reg(3, 0, 0, 6, 0)
 168 #define SYS_ID_AA64ISAR1_EL1            sys_reg(3, 0, 0, 6, 1)
 169
 170 #define SYS_ID_AA64MMFR0_EL1            sys_reg(3, 0, 0, 7, 0)
 171 #define SYS_ID_AA64MMFR1_EL1            sys_reg(3, 0, 0, 7, 1)
 172 #define SYS_ID_AA64MMFR2_EL1            sys_reg(3, 0, 0, 7, 2)
 173
 174 #define SYS_SCTLR_EL1                   sys_reg(3, 0, 1, 0, 0)
 175 #define SYS_ACTLR_EL1                   sys_reg(3, 0, 1, 0, 1)
 176 #define SYS_CPACR_EL1                   sys_reg(3, 0, 1, 0, 2)
 177
 178 #define SYS_ZCR_EL1                     sys_reg(3, 0, 1, 2, 0)
 179
 180 #define SYS_TTBR0_EL1                   sys_reg(3, 0, 2, 0, 0)
 181 #define SYS_TTBR1_EL1                   sys_reg(3, 0, 2, 0, 1)
 182 #define SYS_TCR_EL1                     sys_reg(3, 0, 2, 0, 2)
 183
 184 #define SYS_APIAKEYLO_EL1               sys_reg(3, 0, 2, 1, 0)
 185 #define SYS_APIAKEYHI_EL1               sys_reg(3, 0, 2, 1, 1)
 186 #define SYS_APIBKEYLO_EL1               sys_reg(3, 0, 2, 1, 2)
 187 #define SYS_APIBKEYHI_EL1               sys_reg(3, 0, 2, 1, 3)
 188
 189 #define SYS_APDAKEYLO_EL1               sys_reg(3, 0, 2, 2, 0)
 190 #define SYS_APDAKEYHI_EL1               sys_reg(3, 0, 2, 2, 1)
 191 #define SYS_APDBKEYLO_EL1               sys_reg(3, 0, 2, 2, 2)
 192 #define SYS_APDBKEYHI_EL1               sys_reg(3, 0, 2, 2, 3)
 193
 194 #define SYS_APGAKEYLO_EL1               sys_reg(3, 0, 2, 3, 0)
 195 #define SYS_APGAKEYHI_EL1               sys_reg(3, 0, 2, 3, 1)
 196
 197 #define SYS_SPSR_EL1                    sys_reg(3, 0, 4, 0, 0)
 198 #define SYS_ELR_EL1                     sys_reg(3, 0, 4, 0, 1)
 199
 200 #define SYS_ICC_PMR_EL1                 sys_reg(3, 0, 4, 6, 0)
 201
 202 #define SYS_AFSR0_EL1                   sys_reg(3, 0, 5, 1, 0)
 203 #define SYS_AFSR1_EL1                   sys_reg(3, 0, 5, 1, 1)
 204 #define SYS_ESR_EL1                     sys_reg(3, 0, 5, 2, 0)
 205
 206 #define SYS_ERRIDR_EL1                  sys_reg(3, 0, 5, 3, 0)
 207 #define SYS_ERRSELR_EL1                 sys_reg(3, 0, 5, 3, 1)
 208 #define SYS_ERXFR_EL1                   sys_reg(3, 0, 5, 4, 0)
 209 #define SYS_ERXCTLR_EL1                 sys_reg(3, 0, 5, 4, 1)
 210 #define SYS_ERXSTATUS_EL1               sys_reg(3, 0, 5, 4, 2)
 211 #define SYS_ERXADDR_EL1                 sys_reg(3, 0, 5, 4, 3)
 212 #define SYS_ERXMISC0_EL1                sys_reg(3, 0, 5, 5, 0)
 213 #define SYS_ERXMISC1_EL1                sys_reg(3, 0, 5, 5, 1)
 214
 215 #define SYS_FAR_EL1                     sys_reg(3, 0, 6, 0, 0)
 216 #define SYS_PAR_EL1                     sys_reg(3, 0, 7, 4, 0)
 217
 218 #define SYS_PAR_EL1_F                   BIT(0)
 219 #define SYS_PAR_EL1_FST                 GENMASK(6, 1)
 220
 221 /*** Statistical Profiling Extension ***/
 222 /* ID registers */
 223 #define SYS_PMSIDR_EL1                  sys_reg(3, 0, 9, 9, 7)
 224 #define SYS_PMSIDR_EL1_FE_SHIFT         0
 225 #define SYS_PMSIDR_EL1_FT_SHIFT         1
 226 #define SYS_PMSIDR_EL1_FL_SHIFT         2
 227 #define SYS_PMSIDR_EL1_ARCHINST_SHIFT   3
 228 #define SYS_PMSIDR_EL1_LDS_SHIFT        4
 229 #define SYS_PMSIDR_EL1_ERND_SHIFT       5
 230 #define SYS_PMSIDR_EL1_INTERVAL_SHIFT   8
 231 #define SYS_PMSIDR_EL1_INTERVAL_MASK    0xfUL
 232 #define SYS_PMSIDR_EL1_MAXSIZE_SHIFT    12
 233 #define SYS_PMSIDR_EL1_MAXSIZE_MASK     0xfUL
 234 #define SYS_PMSIDR_EL1_COUNTSIZE_SHIFT  16
 235 #define SYS_PMSIDR_EL1_COUNTSIZE_MASK   0xfUL
 236
 237 #define SYS_PMBIDR_EL1                  sys_reg(3, 0, 9, 10, 7)
 238 #define SYS_PMBIDR_EL1_ALIGN_SHIFT      0
 239 #define SYS_PMBIDR_EL1_ALIGN_MASK       0xfU
 240 #define SYS_PMBIDR_EL1_P_SHIFT          4
 241 #define SYS_PMBIDR_EL1_F_SHIFT          5
 242
 243 /* Sampling controls */
 244 #define SYS_PMSCR_EL1                   sys_reg(3, 0, 9, 9, 0)
 245 #define SYS_PMSCR_EL1_E0SPE_SHIFT       0
 246 #define SYS_PMSCR_EL1_E1SPE_SHIFT       1
 247 #define SYS_PMSCR_EL1_CX_SHIFT          3
 248 #define SYS_PMSCR_EL1_PA_SHIFT          4
 249 #define SYS_PMSCR_EL1_TS_SHIFT          5
 250 #define SYS_PMSCR_EL1_PCT_SHIFT         6
 251
 252 #define SYS_PMSCR_EL2                   sys_reg(3, 4, 9, 9, 0)
 253 #define SYS_PMSCR_EL2_E0HSPE_SHIFT      0
 254 #define SYS_PMSCR_EL2_E2SPE_SHIFT       1
 255 #define SYS_PMSCR_EL2_CX_SHIFT          3
 256 #define SYS_PMSCR_EL2_PA_SHIFT          4
 257 #define SYS_PMSCR_EL2_TS_SHIFT          5
 258 #define SYS_PMSCR_EL2_PCT_SHIFT         6
 259
 260 #define SYS_PMSICR_EL1                  sys_reg(3, 0, 9, 9, 2)
 261
 262 #define SYS_PMSIRR_EL1                  sys_reg(3, 0, 9, 9, 3)
 263 #define SYS_PMSIRR_EL1_RND_SHIFT        0
 264 #define SYS_PMSIRR_EL1_INTERVAL_SHIFT   8
 265 #define SYS_PMSIRR_EL1_INTERVAL_MASK    0xffffffUL
 266
 267 /* Filtering controls */
 268 #define SYS_PMSFCR_EL1                  sys_reg(3, 0, 9, 9, 4)
 269 #define SYS_PMSFCR_EL1_FE_SHIFT         0
 270 #define SYS_PMSFCR_EL1_FT_SHIFT         1
 271 #define SYS_PMSFCR_EL1_FL_SHIFT         2
 272 #define SYS_PMSFCR_EL1_B_SHIFT          16
 273 #define SYS_PMSFCR_EL1_LD_SHIFT         17
 274 #define SYS_PMSFCR_EL1_ST_SHIFT         18
 275
 276 #define SYS_PMSEVFR_EL1                 sys_reg(3, 0, 9, 9, 5)
 277 #define SYS_PMSEVFR_EL1_RES0            0x0000ffff00ff0f55UL
 278
 279 #define SYS_PMSLATFR_EL1                sys_reg(3, 0, 9, 9, 6)
 280 #define SYS_PMSLATFR_EL1_MINLAT_SHIFT   0
 281
 282 /* Buffer controls */
 283 #define SYS_PMBLIMITR_EL1               sys_reg(3, 0, 9, 10, 0)
 284 #define SYS_PMBLIMITR_EL1_E_SHIFT       0
 285 #define SYS_PMBLIMITR_EL1_FM_SHIFT      1
 286 #define SYS_PMBLIMITR_EL1_FM_MASK       0x3UL
 287 #define SYS_PMBLIMITR_EL1_FM_STOP_IRQ   (0 << SYS_PMBLIMITR_EL1_FM_SHIFT)
 288
 289 #define SYS_PMBPTR_EL1                  sys_reg(3, 0, 9, 10, 1)
 290
 291 /* Buffer error reporting */
 292 #define SYS_PMBSR_EL1                   sys_reg(3, 0, 9, 10, 3)
 293 #define SYS_PMBSR_EL1_COLL_SHIFT        16
 294 #define SYS_PMBSR_EL1_S_SHIFT           17
 295 #define SYS_PMBSR_EL1_EA_SHIFT          18
 296 #define SYS_PMBSR_EL1_DL_SHIFT          19
 297 #define SYS_PMBSR_EL1_EC_SHIFT          26
 298 #define SYS_PMBSR_EL1_EC_MASK           0x3fUL
 299
 300 #define SYS_PMBSR_EL1_EC_BUF            (0x0UL << SYS_PMBSR_EL1_EC_SHIFT)
 301 #define SYS_PMBSR_EL1_EC_FAULT_S1       (0x24UL << SYS_PMBSR_EL1_EC_SHIFT)
 302 #define SYS_PMBSR_EL1_EC_FAULT_S2       (0x25UL << SYS_PMBSR_EL1_EC_SHIFT)
 303
 304 #define SYS_PMBSR_EL1_FAULT_FSC_SHIFT   0
 305 #define SYS_PMBSR_EL1_FAULT_FSC_MASK    0x3fUL
 306
 307 #define SYS_PMBSR_EL1_BUF_BSC_SHIFT     0
 308 #define SYS_PMBSR_EL1_BUF_BSC_MASK      0x3fUL
 309
 310 #define SYS_PMBSR_EL1_BUF_BSC_FULL      (0x1UL << SYS_PMBSR_EL1_BUF_BSC_SHIFT)
 311
 312 /*** End of Statistical Profiling Extension ***/
 313
 314 #define SYS_PMINTENSET_EL1              sys_reg(3, 0, 9, 14, 1)
 315 #define SYS_PMINTENCLR_EL1              sys_reg(3, 0, 9, 14, 2)
 316
 317 #define SYS_MAIR_EL1                    sys_reg(3, 0, 10, 2, 0)
 318 #define SYS_AMAIR_EL1                   sys_reg(3, 0, 10, 3, 0)
 319
 320 #define SYS_LORSA_EL1                   sys_reg(3, 0, 10, 4, 0)
 321 #define SYS_LOREA_EL1                   sys_reg(3, 0, 10, 4, 1)
 322 #define SYS_LORN_EL1                    sys_reg(3, 0, 10, 4, 2)
 323 #define SYS_LORC_EL1                    sys_reg(3, 0, 10, 4, 3)
 324 #define SYS_LORID_EL1                   sys_reg(3, 0, 10, 4, 7)
 325
 326 #define SYS_VBAR_EL1                    sys_reg(3, 0, 12, 0, 0)
 327 #define SYS_DISR_EL1                    sys_reg(3, 0, 12, 1, 1)
 328
 329 #define SYS_ICC_IAR0_EL1                sys_reg(3, 0, 12, 8, 0)
 330 #define SYS_ICC_EOIR0_EL1               sys_reg(3, 0, 12, 8, 1)
 331 #define SYS_ICC_HPPIR0_EL1              sys_reg(3, 0, 12, 8, 2)
 332 #define SYS_ICC_BPR0_EL1                sys_reg(3, 0, 12, 8, 3)
 333 #define SYS_ICC_AP0Rn_EL1(n)            sys_reg(3, 0, 12, 8, 4 | n)
 334 #define SYS_ICC_AP0R0_EL1               SYS_ICC_AP0Rn_EL1(0)
 335 #define SYS_ICC_AP0R1_EL1               SYS_ICC_AP0Rn_EL1(1)
 336 #define SYS_ICC_AP0R2_EL1               SYS_ICC_AP0Rn_EL1(2)
 337 #define SYS_ICC_AP0R3_EL1               SYS_ICC_AP0Rn_EL1(3)
 338 #define SYS_ICC_AP1Rn_EL1(n)            sys_reg(3, 0, 12, 9, n)
 339 #define SYS_ICC_AP1R0_EL1               SYS_ICC_AP1Rn_EL1(0)
 340 #define SYS_ICC_AP1R1_EL1               SYS_ICC_AP1Rn_EL1(1)
 341 #define SYS_ICC_AP1R2_EL1               SYS_ICC_AP1Rn_EL1(2)
 342 #define SYS_ICC_AP1R3_EL1               SYS_ICC_AP1Rn_EL1(3)
 343 #define SYS_ICC_DIR_EL1                 sys_reg(3, 0, 12, 11, 1)
 344 #define SYS_ICC_RPR_EL1                 sys_reg(3, 0, 12, 11, 3)
 345 #define SYS_ICC_SGI1R_EL1               sys_reg(3, 0, 12, 11, 5)
 346 #define SYS_ICC_ASGI1R_EL1              sys_reg(3, 0, 12, 11, 6)
 347 #define SYS_ICC_SGI0R_EL1               sys_reg(3, 0, 12, 11, 7)
 348 #define SYS_ICC_IAR1_EL1                sys_reg(3, 0, 12, 12, 0)
 349 #define SYS_ICC_EOIR1_EL1               sys_reg(3, 0, 12, 12, 1)
 350 #define SYS_ICC_HPPIR1_EL1              sys_reg(3, 0, 12, 12, 2)
 351 #define SYS_ICC_BPR1_EL1                sys_reg(3, 0, 12, 12, 3)
 352 #define SYS_ICC_CTLR_EL1                sys_reg(3, 0, 12, 12, 4)
 353 #define SYS_ICC_SRE_EL1                 sys_reg(3, 0, 12, 12, 5)
 354 #define SYS_ICC_IGRPEN0_EL1             sys_reg(3, 0, 12, 12, 6)
 355 #define SYS_ICC_IGRPEN1_EL1             sys_reg(3, 0, 12, 12, 7)
 356
 357 #define SYS_CONTEXTIDR_EL1              sys_reg(3, 0, 13, 0, 1)
 358 #define SYS_TPIDR_EL1                   sys_reg(3, 0, 13, 0, 4)
 359
 360 #define SYS_CNTKCTL_EL1                 sys_reg(3, 0, 14, 1, 0)
 361
 362 #define SYS_CCSIDR_EL1                  sys_reg(3, 1, 0, 0, 0)
 363 #define SYS_CLIDR_EL1                   sys_reg(3, 1, 0, 0, 1)
 364 #define SYS_AIDR_EL1                    sys_reg(3, 1, 0, 0, 7)
 365
 366 #define SYS_CSSELR_EL1                  sys_reg(3, 2, 0, 0, 0)
 367
 368 #define SYS_CTR_EL0                     sys_reg(3, 3, 0, 0, 1)
 369 #define SYS_DCZID_EL0                   sys_reg(3, 3, 0, 0, 7)
 370
 371 #define SYS_RNDR_EL0                    sys_reg(3, 3, 2, 4, 0)
 372 #define SYS_RNDRRS_EL0                  sys_reg(3, 3, 2, 4, 1)
 373
 374 #define SYS_PMCR_EL0                    sys_reg(3, 3, 9, 12, 0)
 375 #define SYS_PMCNTENSET_EL0              sys_reg(3, 3, 9, 12, 1)
 376 #define SYS_PMCNTENCLR_EL0              sys_reg(3, 3, 9, 12, 2)
 377 #define SYS_PMOVSCLR_EL0                sys_reg(3, 3, 9, 12, 3)
 378 #define SYS_PMSWINC_EL0                 sys_reg(3, 3, 9, 12, 4)
 379 #define SYS_PMSELR_EL0                  sys_reg(3, 3, 9, 12, 5)
 380 #define SYS_PMCEID0_EL0                 sys_reg(3, 3, 9, 12, 6)
 381 #define SYS_PMCEID1_EL0                 sys_reg(3, 3, 9, 12, 7)
 382 #define SYS_PMCCNTR_EL0                 sys_reg(3, 3, 9, 13, 0)
 383 #define SYS_PMXEVTYPER_EL0              sys_reg(3, 3, 9, 13, 1)
 384 #define SYS_PMXEVCNTR_EL0               sys_reg(3, 3, 9, 13, 2)
 385 #define SYS_PMUSERENR_EL0               sys_reg(3, 3, 9, 14, 0)
 386 #define SYS_PMOVSSET_EL0                sys_reg(3, 3, 9, 14, 3)
 387
 388 #define SYS_TPIDR_EL0                   sys_reg(3, 3, 13, 0, 2)
 389 #define SYS_TPIDRRO_EL0                 sys_reg(3, 3, 13, 0, 3)
 390
 391 /* Definitions for system register interface to AMU for ARMv8.4 onwards */
 392 #define SYS_AM_EL0(crm, op2)            sys_reg(3, 3, 13, (crm), (op2))
 393 #define SYS_AMCR_EL0                    SYS_AM_EL0(2, 0)
 394 #define SYS_AMCFGR_EL0                  SYS_AM_EL0(2, 1)
 395 #define SYS_AMCGCR_EL0                  SYS_AM_EL0(2, 2)
 396 #define SYS_AMUSERENR_EL0               SYS_AM_EL0(2, 3)
 397 #define SYS_AMCNTENCLR0_EL0             SYS_AM_EL0(2, 4)
 398 #define SYS_AMCNTENSET0_EL0             SYS_AM_EL0(2, 5)
 399 #define SYS_AMCNTENCLR1_EL0             SYS_AM_EL0(3, 0)
 400 #define SYS_AMCNTENSET1_EL0             SYS_AM_EL0(3, 1)
 401
 402 /*
 403  * Group 0 of activity monitors (architected):
 404  *                op0  op1  CRn   CRm       op2
 405  * Counter:       11   011  1101  010:n<3>  n<2:0>
 406  * Type:          11   011  1101  011:n<3>  n<2:0>
 407  * n: 0-15
 408  *
 409  * Group 1 of activity monitors (auxiliary):
 410  *                op0  op1  CRn   CRm       op2
 411  * Counter:       11   011  1101  110:n<3>  n<2:0>
 412  * Type:          11   011  1101  111:n<3>  n<2:0>
 413  * n: 0-15
 414  */
 415
 416 #define SYS_AMEVCNTR0_EL0(n)            SYS_AM_EL0(4 + ((n) >> 3), (n) & 7)
 417 #define SYS_AMEVTYPE0_EL0(n)            SYS_AM_EL0(6 + ((n) >> 3), (n) & 7)
 418 #define SYS_AMEVCNTR1_EL0(n)            SYS_AM_EL0(12 + ((n) >> 3), (n) & 7)
 419 #define SYS_AMEVTYPE1_EL0(n)            SYS_AM_EL0(14 + ((n) >> 3), (n) & 7)
 420
 421 /* AMU v1: Fixed (architecturally defined) activity monitors */
 422 #define SYS_AMEVCNTR0_CORE_EL0          SYS_AMEVCNTR0_EL0(0)
 423 #define SYS_AMEVCNTR0_CONST_EL0         SYS_AMEVCNTR0_EL0(1)
 424 #define SYS_AMEVCNTR0_INST_RET_EL0      SYS_AMEVCNTR0_EL0(2)
 425 #define SYS_AMEVCNTR0_MEM_STALL         SYS_AMEVCNTR0_EL0(3)
 426
 427 #define SYS_CNTFRQ_EL0                  sys_reg(3, 3, 14, 0, 0)
 428
 429 #define SYS_CNTP_TVAL_EL0               sys_reg(3, 3, 14, 2, 0)
 430 #define SYS_CNTP_CTL_EL0                sys_reg(3, 3, 14, 2, 1)
 431 #define SYS_CNTP_CVAL_EL0               sys_reg(3, 3, 14, 2, 2)
 432
 433 #define SYS_CNTV_CTL_EL0                sys_reg(3, 3, 14, 3, 1)
 434 #define SYS_CNTV_CVAL_EL0               sys_reg(3, 3, 14, 3, 2)
 435
 436 #define SYS_AARCH32_CNTP_TVAL           sys_reg(0, 0, 14, 2, 0)
 437 #define SYS_AARCH32_CNTP_CTL            sys_reg(0, 0, 14, 2, 1)
 438 #define SYS_AARCH32_CNTP_CVAL           sys_reg(0, 2, 0, 14, 0)
 439
 440 #define __PMEV_op2(n)                   ((n) & 0x7)
 441 #define __CNTR_CRm(n)                   (0x8 | (((n) >> 3) & 0x3))
 442 #define SYS_PMEVCNTRn_EL0(n)            sys_reg(3, 3, 14, __CNTR_CRm(n), __PMEV_op2(n))
 443 #define __TYPER_CRm(n)                  (0xc | (((n) >> 3) & 0x3))
 444 #define SYS_PMEVTYPERn_EL0(n)           sys_reg(3, 3, 14, __TYPER_CRm(n), __PMEV_op2(n))
 445
 446 #define SYS_PMCCFILTR_EL0               sys_reg(3, 3, 14, 15, 7)
 447
 448 #define SYS_ZCR_EL2                     sys_reg(3, 4, 1, 2, 0)
 449 #define SYS_DACR32_EL2                  sys_reg(3, 4, 3, 0, 0)
 450 #define SYS_SPSR_EL2                    sys_reg(3, 4, 4, 0, 0)
 451 #define SYS_ELR_EL2                     sys_reg(3, 4, 4, 0, 1)
 452 #define SYS_IFSR32_EL2                  sys_reg(3, 4, 5, 0, 1)
 453 #define SYS_ESR_EL2                     sys_reg(3, 4, 5, 2, 0)
 454 #define SYS_VSESR_EL2                   sys_reg(3, 4, 5, 2, 3)
 455 #define SYS_FPEXC32_EL2                 sys_reg(3, 4, 5, 3, 0)
 456 #define SYS_FAR_EL2                     sys_reg(3, 4, 6, 0, 0)
 457
 458 #define SYS_VDISR_EL2                   sys_reg(3, 4, 12, 1,  1)
 459 #define __SYS__AP0Rx_EL2(x)             sys_reg(3, 4, 12, 8, x)
 460 #define SYS_ICH_AP0R0_EL2               __SYS__AP0Rx_EL2(0)
 461 #define SYS_ICH_AP0R1_EL2               __SYS__AP0Rx_EL2(1)
 462 #define SYS_ICH_AP0R2_EL2               __SYS__AP0Rx_EL2(2)
 463 #define SYS_ICH_AP0R3_EL2               __SYS__AP0Rx_EL2(3)
 464
 465 #define __SYS__AP1Rx_EL2(x)             sys_reg(3, 4, 12, 9, x)
 466 #define SYS_ICH_AP1R0_EL2               __SYS__AP1Rx_EL2(0)
 467 #define SYS_ICH_AP1R1_EL2               __SYS__AP1Rx_EL2(1)
 468 #define SYS_ICH_AP1R2_EL2               __SYS__AP1Rx_EL2(2)
 469 #define SYS_ICH_AP1R3_EL2               __SYS__AP1Rx_EL2(3)
 470
 471 #define SYS_ICH_VSEIR_EL2               sys_reg(3, 4, 12, 9, 4)
 472 #define SYS_ICC_SRE_EL2                 sys_reg(3, 4, 12, 9, 5)
 473 #define SYS_ICH_HCR_EL2                 sys_reg(3, 4, 12, 11, 0)
 474 #define SYS_ICH_VTR_EL2                 sys_reg(3, 4, 12, 11, 1)
 475 #define SYS_ICH_MISR_EL2                sys_reg(3, 4, 12, 11, 2)
 476 #define SYS_ICH_EISR_EL2                sys_reg(3, 4, 12, 11, 3)
 477 #define SYS_ICH_ELRSR_EL2               sys_reg(3, 4, 12, 11, 5)
 478 #define SYS_ICH_VMCR_EL2                sys_reg(3, 4, 12, 11, 7)
 479
 480 #define __SYS__LR0_EL2(x)               sys_reg(3, 4, 12, 12, x)
 481 #define SYS_ICH_LR0_EL2                 __SYS__LR0_EL2(0)
 482 #define SYS_ICH_LR1_EL2                 __SYS__LR0_EL2(1)
 483 #define SYS_ICH_LR2_EL2                 __SYS__LR0_EL2(2)
 484 #define SYS_ICH_LR3_EL2                 __SYS__LR0_EL2(3)
 485 #define SYS_ICH_LR4_EL2                 __SYS__LR0_EL2(4)
 486 #define SYS_ICH_LR5_EL2                 __SYS__LR0_EL2(5)
 487 #define SYS_ICH_LR6_EL2                 __SYS__LR0_EL2(6)
 488 #define SYS_ICH_LR7_EL2                 __SYS__LR0_EL2(7)
 489
 490 #define __SYS__LR8_EL2(x)               sys_reg(3, 4, 12, 13, x)
 491 #define SYS_ICH_LR8_EL2                 __SYS__LR8_EL2(0)
 492 #define SYS_ICH_LR9_EL2                 __SYS__LR8_EL2(1)
 493 #define SYS_ICH_LR10_EL2                __SYS__LR8_EL2(2)
 494 #define SYS_ICH_LR11_EL2                __SYS__LR8_EL2(3)
 495 #define SYS_ICH_LR12_EL2                __SYS__LR8_EL2(4)
 496 #define SYS_ICH_LR13_EL2                __SYS__LR8_EL2(5)
 497 #define SYS_ICH_LR14_EL2                __SYS__LR8_EL2(6)
 498 #define SYS_ICH_LR15_EL2                __SYS__LR8_EL2(7)
 499
 500 /* VHE encodings for architectural EL0/1 system registers */
 501 #define SYS_SCTLR_EL12                  sys_reg(3, 5, 1, 0, 0)
 502 #define SYS_CPACR_EL12                  sys_reg(3, 5, 1, 0, 2)
 503 #define SYS_ZCR_EL12                    sys_reg(3, 5, 1, 2, 0)
 504 #define SYS_TTBR0_EL12                  sys_reg(3, 5, 2, 0, 0)
 505 #define SYS_TTBR1_EL12                  sys_reg(3, 5, 2, 0, 1)
 506 #define SYS_TCR_EL12                    sys_reg(3, 5, 2, 0, 2)
 507 #define SYS_SPSR_EL12                   sys_reg(3, 5, 4, 0, 0)
 508 #define SYS_ELR_EL12                    sys_reg(3, 5, 4, 0, 1)
 509 #define SYS_AFSR0_EL12                  sys_reg(3, 5, 5, 1, 0)
 510 #define SYS_AFSR1_EL12                  sys_reg(3, 5, 5, 1, 1)
 511 #define SYS_ESR_EL12                    sys_reg(3, 5, 5, 2, 0)
 512 #define SYS_FAR_EL12                    sys_reg(3, 5, 6, 0, 0)
 513 #define SYS_MAIR_EL12                   sys_reg(3, 5, 10, 2, 0)
 514 #define SYS_AMAIR_EL12                  sys_reg(3, 5, 10, 3, 0)
 515 #define SYS_VBAR_EL12                   sys_reg(3, 5, 12, 0, 0)
 516 #define SYS_CONTEXTIDR_EL12             sys_reg(3, 5, 13, 0, 1)
 517 #define SYS_CNTKCTL_EL12                sys_reg(3, 5, 14, 1, 0)
 518 #define SYS_CNTP_TVAL_EL02              sys_reg(3, 5, 14, 2, 0)
 519 #define SYS_CNTP_CTL_EL02               sys_reg(3, 5, 14, 2, 1)
 520 #define SYS_CNTP_CVAL_EL02              sys_reg(3, 5, 14, 2, 2)
 521 #define SYS_CNTV_TVAL_EL02              sys_reg(3, 5, 14, 3, 0)
 522 #define SYS_CNTV_CTL_EL02               sys_reg(3, 5, 14, 3, 1)
 523 #define SYS_CNTV_CVAL_EL02              sys_reg(3, 5, 14, 3, 2)
 524
 525 /* Common SCTLR_ELx flags. */
 526 #define SCTLR_ELx_DSSBS (BIT(44))
 527 #define SCTLR_ELx_ENIA  (BIT(31))
 528 #define SCTLR_ELx_ENIB  (BIT(30))
 529 #define SCTLR_ELx_ENDA  (BIT(27))
 530 #define SCTLR_ELx_EE    (BIT(25))
 531 #define SCTLR_ELx_IESB  (BIT(21))
 532 #define SCTLR_ELx_WXN   (BIT(19))
 533 #define SCTLR_ELx_ENDB  (BIT(13))
 534 #define SCTLR_ELx_I     (BIT(12))
 535 #define SCTLR_ELx_SA    (BIT(3))
 536 #define SCTLR_ELx_C     (BIT(2))
 537 #define SCTLR_ELx_A     (BIT(1))
 538 #define SCTLR_ELx_M     (BIT(0))
 539
 540 #define SCTLR_ELx_FLAGS (SCTLR_ELx_M  | SCTLR_ELx_A | SCTLR_ELx_C | \
 541                          SCTLR_ELx_SA | SCTLR_ELx_I | SCTLR_ELx_IESB)
 542
 543 /* SCTLR_EL2 specific flags. */
 544 #define SCTLR_EL2_RES1  ((BIT(4))  | (BIT(5))  | (BIT(11)) | (BIT(16)) | \
 545                          (BIT(18)) | (BIT(22)) | (BIT(23)) | (BIT(28)) | \
 546                          (BIT(29)))
 547
 548 #ifdef CONFIG_CPU_BIG_ENDIAN
 549 #define ENDIAN_SET_EL2          SCTLR_ELx_EE
 550 #else
 551 #define ENDIAN_SET_EL2          0
 552 #endif
 553
 554 /* SCTLR_EL1 specific flags. */
 555 #define SCTLR_EL1_UCI           (BIT(26))
 556 #define SCTLR_EL1_E0E           (BIT(24))
 557 #define SCTLR_EL1_SPAN          (BIT(23))
 558 #define SCTLR_EL1_NTWE          (BIT(18))
 559 #define SCTLR_EL1_NTWI          (BIT(16))
 560 #define SCTLR_EL1_UCT           (BIT(15))
 561 #define SCTLR_EL1_DZE           (BIT(14))
 562 #define SCTLR_EL1_UMA           (BIT(9))
 563 #define SCTLR_EL1_SED           (BIT(8))
 564 #define SCTLR_EL1_ITD           (BIT(7))
 565 #define SCTLR_EL1_CP15BEN       (BIT(5))
 566 #define SCTLR_EL1_SA0           (BIT(4))
 567
 568 #define SCTLR_EL1_RES1  ((BIT(11)) | (BIT(20)) | (BIT(22)) | (BIT(28)) | \
 569                          (BIT(29)))
 570
 571 #ifdef CONFIG_CPU_BIG_ENDIAN
 572 #define ENDIAN_SET_EL1          (SCTLR_EL1_E0E | SCTLR_ELx_EE)
 573 #else
 574 #define ENDIAN_SET_EL1          0
 575 #endif
 576
 577 #define SCTLR_EL1_SET   (SCTLR_ELx_M    | SCTLR_ELx_C    | SCTLR_ELx_SA   |\
 578                          SCTLR_EL1_SA0  | SCTLR_EL1_SED  | SCTLR_ELx_I    |\
 579                          SCTLR_EL1_DZE  | SCTLR_EL1_UCT                   |\
 580                          SCTLR_EL1_NTWE | SCTLR_ELx_IESB | SCTLR_EL1_SPAN |\
 581                          ENDIAN_SET_EL1 | SCTLR_EL1_UCI  | SCTLR_EL1_RES1)
 582
 583 /* MAIR_ELx memory attributes (used by Linux) */
 584 #define MAIR_ATTR_DEVICE_nGnRnE         UL(0x00)
 585 #define MAIR_ATTR_DEVICE_nGnRE          UL(0x04)
 586 #define MAIR_ATTR_DEVICE_GRE            UL(0x0c)
 587 #define MAIR_ATTR_NORMAL_NC             UL(0x44)
 588 #define MAIR_ATTR_NORMAL_WT             UL(0xbb)
 589 #define MAIR_ATTR_NORMAL                UL(0xff)
 590 #define MAIR_ATTR_MASK                  UL(0xff)
 591
 592 /* Position the attr at the correct index */
 593 #define MAIR_ATTRIDX(attr, idx)         ((attr) << ((idx) * 8))
 594
 595 /* id_aa64isar0 */
 596 #define ID_AA64ISAR0_RNDR_SHIFT         60
 597 #define ID_AA64ISAR0_TS_SHIFT           52
 598 #define ID_AA64ISAR0_FHM_SHIFT          48
 599 #define ID_AA64ISAR0_DP_SHIFT           44
 600 #define ID_AA64ISAR0_SM4_SHIFT          40
 601 #define ID_AA64ISAR0_SM3_SHIFT          36
 602 #define ID_AA64ISAR0_SHA3_SHIFT         32
 603 #define ID_AA64ISAR0_RDM_SHIFT          28
 604 #define ID_AA64ISAR0_ATOMICS_SHIFT      20
 605 #define ID_AA64ISAR0_CRC32_SHIFT        16
 606 #define ID_AA64ISAR0_SHA2_SHIFT         12
 607 #define ID_AA64ISAR0_SHA1_SHIFT         8
 608 #define ID_AA64ISAR0_AES_SHIFT          4
 609
 610 /* id_aa64isar1 */
 611 #define ID_AA64ISAR1_I8MM_SHIFT         52
 612 #define ID_AA64ISAR1_DGH_SHIFT          48
 613 #define ID_AA64ISAR1_BF16_SHIFT         44
 614 #define ID_AA64ISAR1_SPECRES_SHIFT      40
 615 #define ID_AA64ISAR1_SB_SHIFT           36
 616 #define ID_AA64ISAR1_FRINTTS_SHIFT      32
 617 #define ID_AA64ISAR1_GPI_SHIFT          28
 618 #define ID_AA64ISAR1_GPA_SHIFT          24
 619 #define ID_AA64ISAR1_LRCPC_SHIFT        20
 620 #define ID_AA64ISAR1_FCMA_SHIFT         16
 621 #define ID_AA64ISAR1_JSCVT_SHIFT        12
 622 #define ID_AA64ISAR1_API_SHIFT          8
 623 #define ID_AA64ISAR1_APA_SHIFT          4
 624 #define ID_AA64ISAR1_DPB_SHIFT          0
 625
 626 #define ID_AA64ISAR1_APA_NI             0x0
 627 #define ID_AA64ISAR1_APA_ARCHITECTED    0x1
 628 #define ID_AA64ISAR1_API_NI             0x0
 629 #define ID_AA64ISAR1_API_IMP_DEF        0x1
 630 #define ID_AA64ISAR1_GPA_NI             0x0
 631 #define ID_AA64ISAR1_GPA_ARCHITECTED    0x1
 632 #define ID_AA64ISAR1_GPI_NI             0x0
 633 #define ID_AA64ISAR1_GPI_IMP_DEF        0x1
 634
 635 /* id_aa64pfr0 */
 636 #define ID_AA64PFR0_CSV3_SHIFT          60
 637 #define ID_AA64PFR0_CSV2_SHIFT          56
 638 #define ID_AA64PFR0_DIT_SHIFT           48
 639 #define ID_AA64PFR0_AMU_SHIFT           44
 640 #define ID_AA64PFR0_SVE_SHIFT           32
 641 #define ID_AA64PFR0_RAS_SHIFT           28
 642 #define ID_AA64PFR0_GIC_SHIFT           24
 643 #define ID_AA64PFR0_ASIMD_SHIFT         20
 644 #define ID_AA64PFR0_FP_SHIFT            16
 645 #define ID_AA64PFR0_EL3_SHIFT           12
 646 #define ID_AA64PFR0_EL2_SHIFT           8
 647 #define ID_AA64PFR0_EL1_SHIFT           4
 648 #define ID_AA64PFR0_EL0_SHIFT           0
 649
 650 #define ID_AA64PFR0_AMU                 0x1
 651 #define ID_AA64PFR0_SVE                 0x1
 652 #define ID_AA64PFR0_RAS_V1              0x1
 653 #define ID_AA64PFR0_FP_NI               0xf
 654 #define ID_AA64PFR0_FP_SUPPORTED        0x0
 655 #define ID_AA64PFR0_ASIMD_NI            0xf
 656 #define ID_AA64PFR0_ASIMD_SUPPORTED     0x0
 657 #define ID_AA64PFR0_EL1_64BIT_ONLY      0x1
 658 #define ID_AA64PFR0_EL1_32BIT_64BIT     0x2
 659 #define ID_AA64PFR0_EL0_64BIT_ONLY      0x1
 660 #define ID_AA64PFR0_EL0_32BIT_64BIT     0x2
 661
 662 /* id_aa64pfr1 */
 663 #define ID_AA64PFR1_SSBS_SHIFT          4
 664
 665 #define ID_AA64PFR1_SSBS_PSTATE_NI      0
 666 #define ID_AA64PFR1_SSBS_PSTATE_ONLY    1
 667 #define ID_AA64PFR1_SSBS_PSTATE_INSNS   2
 668
 669 /* id_aa64zfr0 */
 670 #define ID_AA64ZFR0_F64MM_SHIFT         56
 671 #define ID_AA64ZFR0_F32MM_SHIFT         52
 672 #define ID_AA64ZFR0_I8MM_SHIFT          44
 673 #define ID_AA64ZFR0_SM4_SHIFT           40
 674 #define ID_AA64ZFR0_SHA3_SHIFT          32
 675 #define ID_AA64ZFR0_BF16_SHIFT          20
 676 #define ID_AA64ZFR0_BITPERM_SHIFT       16
 677 #define ID_AA64ZFR0_AES_SHIFT           4
 678 #define ID_AA64ZFR0_SVEVER_SHIFT        0
 679
 680 #define ID_AA64ZFR0_F64MM               0x1
 681 #define ID_AA64ZFR0_F32MM               0x1
 682 #define ID_AA64ZFR0_I8MM                0x1
 683 #define ID_AA64ZFR0_BF16                0x1
 684 #define ID_AA64ZFR0_SM4                 0x1
 685 #define ID_AA64ZFR0_SHA3                0x1
 686 #define ID_AA64ZFR0_BITPERM             0x1
 687 #define ID_AA64ZFR0_AES                 0x1
 688 #define ID_AA64ZFR0_AES_PMULL           0x2
 689 #define ID_AA64ZFR0_SVEVER_SVE2         0x1
 690
 691 /* id_aa64mmfr0 */
 692 #define ID_AA64MMFR0_TGRAN4_SHIFT       28
 693 #define ID_AA64MMFR0_TGRAN64_SHIFT      24
 694 #define ID_AA64MMFR0_TGRAN16_SHIFT      20
 695 #define ID_AA64MMFR0_BIGENDEL0_SHIFT    16
 696 #define ID_AA64MMFR0_SNSMEM_SHIFT       12
 697 #define ID_AA64MMFR0_BIGENDEL_SHIFT     8
 698 #define ID_AA64MMFR0_ASID_SHIFT         4
 699 #define ID_AA64MMFR0_PARANGE_SHIFT      0
 700
 701 #define ID_AA64MMFR0_TGRAN4_NI          0xf
 702 #define ID_AA64MMFR0_TGRAN4_SUPPORTED   0x0
 703 #define ID_AA64MMFR0_TGRAN64_NI         0xf
 704 #define ID_AA64MMFR0_TGRAN64_SUPPORTED  0x0
 705 #define ID_AA64MMFR0_TGRAN16_NI         0x0
 706 #define ID_AA64MMFR0_TGRAN16_SUPPORTED  0x1
 707 #define ID_AA64MMFR0_PARANGE_48         0x5
 708 #define ID_AA64MMFR0_PARANGE_52         0x6
 709
 710 #ifdef CONFIG_ARM64_PA_BITS_52
 711 #define ID_AA64MMFR0_PARANGE_MAX        ID_AA64MMFR0_PARANGE_52
 712 #else
 713 #define ID_AA64MMFR0_PARANGE_MAX        ID_AA64MMFR0_PARANGE_48
 714 #endif
 715
 716 /* id_aa64mmfr1 */
 717 #define ID_AA64MMFR1_PAN_SHIFT          20
 718 #define ID_AA64MMFR1_LOR_SHIFT          16
 719 #define ID_AA64MMFR1_HPD_SHIFT          12
 720 #define ID_AA64MMFR1_VHE_SHIFT          8
 721 #define ID_AA64MMFR1_VMIDBITS_SHIFT     4
 722 #define ID_AA64MMFR1_HADBS_SHIFT        0
 723
 724 #define ID_AA64MMFR1_VMIDBITS_8         0
 725 #define ID_AA64MMFR1_VMIDBITS_16        2
 726
 727 /* id_aa64mmfr2 */
 728 #define ID_AA64MMFR2_E0PD_SHIFT         60
 729 #define ID_AA64MMFR2_FWB_SHIFT          40
 730 #define ID_AA64MMFR2_AT_SHIFT           32
 731 #define ID_AA64MMFR2_LVA_SHIFT          16
 732 #define ID_AA64MMFR2_IESB_SHIFT         12
 733 #define ID_AA64MMFR2_LSM_SHIFT          8
 734 #define ID_AA64MMFR2_UAO_SHIFT          4
 735 #define ID_AA64MMFR2_CNP_SHIFT          0
 736
 737 /* id_aa64dfr0 */
 738 #define ID_AA64DFR0_PMSVER_SHIFT        32
 739 #define ID_AA64DFR0_CTX_CMPS_SHIFT      28
 740 #define ID_AA64DFR0_WRPS_SHIFT          20
 741 #define ID_AA64DFR0_BRPS_SHIFT          12
 742 #define ID_AA64DFR0_PMUVER_SHIFT        8
 743 #define ID_AA64DFR0_TRACEVER_SHIFT      4
 744 #define ID_AA64DFR0_DEBUGVER_SHIFT      0
 745
 746 #define ID_AA64DFR0_PMUVER_8_0          0x1
 747 #define ID_AA64DFR0_PMUVER_8_1          0x4
 748 #define ID_AA64DFR0_PMUVER_8_4          0x5
 749 #define ID_AA64DFR0_PMUVER_8_5          0x6
 750 #define ID_AA64DFR0_PMUVER_IMP_DEF      0xf
 751
 752 #define ID_DFR0_PERFMON_SHIFT           24
 753
 754 #define ID_DFR0_PERFMON_8_1             0x4
 755
 756 #define ID_ISAR4_SWP_FRAC_SHIFT         28
 757 #define ID_ISAR4_PSR_M_SHIFT            24
 758 #define ID_ISAR4_SYNCH_PRIM_FRAC_SHIFT  20
 759 #define ID_ISAR4_BARRIER_SHIFT          16
 760 #define ID_ISAR4_SMC_SHIFT              12
 761 #define ID_ISAR4_WRITEBACK_SHIFT        8
 762 #define ID_ISAR4_WITHSHIFTS_SHIFT       4
 763 #define ID_ISAR4_UNPRIV_SHIFT           0
 764
 765 #define ID_ISAR5_RDM_SHIFT              24
 766 #define ID_ISAR5_CRC32_SHIFT            16
 767 #define ID_ISAR5_SHA2_SHIFT             12
 768 #define ID_ISAR5_SHA1_SHIFT             8
 769 #define ID_ISAR5_AES_SHIFT              4
 770 #define ID_ISAR5_SEVL_SHIFT             0
 771
 772 #define ID_ISAR6_I8MM_SHIFT             24
 773 #define ID_ISAR6_BF16_SHIFT             20
 774 #define ID_ISAR6_SPECRES_SHIFT          16
 775 #define ID_ISAR6_SB_SHIFT               12
 776 #define ID_ISAR6_FHM_SHIFT              8
 777 #define ID_ISAR6_DP_SHIFT               4
 778 #define ID_ISAR6_JSCVT_SHIFT            0
 779
 780 #define MVFR0_FPROUND_SHIFT             28
 781 #define MVFR0_FPSHVEC_SHIFT             24
 782 #define MVFR0_FPSQRT_SHIFT              20
 783 #define MVFR0_FPDIVIDE_SHIFT            16
 784 #define MVFR0_FPTRAP_SHIFT              12
 785 #define MVFR0_FPDP_SHIFT                8
 786 #define MVFR0_FPSP_SHIFT                4
 787 #define MVFR0_SIMD_SHIFT                0
 788
 789 #define MVFR1_SIMDFMAC_SHIFT            28
 790 #define MVFR1_FPHP_SHIFT                24
 791 #define MVFR1_SIMDHP_SHIFT              20
 792 #define MVFR1_SIMDSP_SHIFT              16
 793 #define MVFR1_SIMDINT_SHIFT             12
 794 #define MVFR1_SIMDLS_SHIFT              8
 795 #define MVFR1_FPDNAN_SHIFT              4
 796 #define MVFR1_FPFTZ_SHIFT               0
 797
 798 #define ID_PFR1_GIC_SHIFT               28
 799 #define ID_PFR1_VIRT_FRAC_SHIFT         24
 800 #define ID_PFR1_SEC_FRAC_SHIFT          20
 801 #define ID_PFR1_GENTIMER_SHIFT          16
 802 #define ID_PFR1_VIRTUALIZATION_SHIFT    12
 803 #define ID_PFR1_MPROGMOD_SHIFT          8
 804 #define ID_PFR1_SECURITY_SHIFT          4
 805 #define ID_PFR1_PROGMOD_SHIFT           0
 806
 807 #if defined(CONFIG_ARM64_4K_PAGES)
 808 #define ID_AA64MMFR0_TGRAN_SHIFT        ID_AA64MMFR0_TGRAN4_SHIFT
 809 #define ID_AA64MMFR0_TGRAN_SUPPORTED    ID_AA64MMFR0_TGRAN4_SUPPORTED
 810 #elif defined(CONFIG_ARM64_16K_PAGES)
 811 #define ID_AA64MMFR0_TGRAN_SHIFT        ID_AA64MMFR0_TGRAN16_SHIFT
 812 #define ID_AA64MMFR0_TGRAN_SUPPORTED    ID_AA64MMFR0_TGRAN16_SUPPORTED
 813 #elif defined(CONFIG_ARM64_64K_PAGES)
 814 #define ID_AA64MMFR0_TGRAN_SHIFT        ID_AA64MMFR0_TGRAN64_SHIFT
 815 #define ID_AA64MMFR0_TGRAN_SUPPORTED    ID_AA64MMFR0_TGRAN64_SUPPORTED
 816 #endif
 817
 818
 819 /*
 820  * The ZCR_ELx_LEN_* definitions intentionally include bits [8:4] which
 821  * are reserved by the SVE architecture for future expansion of the LEN
 822  * field, with compatible semantics.
 823  */
 824 #define ZCR_ELx_LEN_SHIFT       0
 825 #define ZCR_ELx_LEN_SIZE        9
 826 #define ZCR_ELx_LEN_MASK        0x1ff
 827
 828 #define CPACR_EL1_ZEN_EL1EN     (BIT(16)) /* enable EL1 access */
 829 #define CPACR_EL1_ZEN_EL0EN     (BIT(17)) /* enable EL0 access, if EL1EN set */
 830 #define CPACR_EL1_ZEN           (CPACR_EL1_ZEN_EL1EN | CPACR_EL1_ZEN_EL0EN)
 831
 832
 833 /* Safe value for MPIDR_EL1: Bit31:RES1, Bit30:U:0, Bit24:MT:0 */
 834 #define SYS_MPIDR_SAFE_VAL      (BIT(31))
 835
 836 #ifdef __ASSEMBLY__
 837
 838         .irp    num,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30
 839         .equ    .L__reg_num_x\num, \num
 840         .endr
 841         .equ    .L__reg_num_xzr, 31
 842
 843         .macro  mrs_s, rt, sreg
 844          __emit_inst(0xd5200000|(\sreg)|(.L__reg_num_\rt))
 845         .endm
 846
 847         .macro  msr_s, sreg, rt
 848         __emit_inst(0xd5000000|(\sreg)|(.L__reg_num_\rt))
 849         .endm
 850
 851 #else
 852
 853 #include <linux/build_bug.h>
 854 #include <linux/types.h>
 855
 856 #define __DEFINE_MRS_MSR_S_REGNUM                               \
 857 "       .irp    num,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30\n" \
 858 "       .equ    .L__reg_num_x\\num, \\num\n"                    \
 859 "       .endr\n"                                                \
 860 "       .equ    .L__reg_num_xzr, 31\n"
 861
 862 #define DEFINE_MRS_S                                            \
 863         __DEFINE_MRS_MSR_S_REGNUM                               \
 864 "       .macro  mrs_s, rt, sreg\n"                              \
 865         __emit_inst(0xd5200000|(\\sreg)|(.L__reg_num_\\rt))     \
 866 "       .endm\n"
 867
 868 #define DEFINE_MSR_S                                            \
 869         __DEFINE_MRS_MSR_S_REGNUM                               \
 870 "       .macro  msr_s, sreg, rt\n"                              \
 871         __emit_inst(0xd5000000|(\\sreg)|(.L__reg_num_\\rt))     \
 872 "       .endm\n"
 873
 874 #define UNDEFINE_MRS_S                                          \
 875 "       .purgem mrs_s\n"
 876
 877 #define UNDEFINE_MSR_S                                          \
 878 "       .purgem msr_s\n"
 879
 880 #define __mrs_s(v, r)                                           \
 881         DEFINE_MRS_S                                            \
 882 "       mrs_s " v ", " __stringify(r) "\n"                      \
 883         UNDEFINE_MRS_S
 884
 885 #define __msr_s(r, v)                                           \
 886         DEFINE_MSR_S                                            \
 887 "       msr_s " __stringify(r) ", " v "\n"                      \
 888         UNDEFINE_MSR_S
 889
 890 /*
 891  * Unlike read_cpuid, calls to read_sysreg are never expected to be
 892  * optimized away or replaced with synthetic values.
 893  */
 894 #define read_sysreg(r) ({                                       \
 895         u64 __val;                                              \
 896         asm volatile("mrs %0, " __stringify(r) : "=r" (__val)); \
 897         __val;                                                  \
 898 })
 899
 900 /*
 901  * The "Z" constraint normally means a zero immediate, but when combined with
 902  * the "%x0" template means XZR.
 903  */
 904 #define write_sysreg(v, r) do {                                 \
 905         u64 __val = (u64)(v);                                   \
 906         asm volatile("msr " __stringify(r) ", %x0"              \
 907                      : : "rZ" (__val));                         \
 908 } while (0)
 909
 910 /*
 911  * For registers without architectural names, or simply unsupported by
 912  * GAS.
 913  */
 914 #define read_sysreg_s(r) ({                                             \
 915         u64 __val;                                                      \
 916         asm volatile(__mrs_s("%0", r) : "=r" (__val));                  \
 917         __val;                                                          \
 918 })
 919
 920 #define write_sysreg_s(v, r) do {                                       \
 921         u64 __val = (u64)(v);                                           \
 922         asm volatile(__msr_s(r, "%x0") : : "rZ" (__val));               \
 923 } while (0)
 924
 925 /*
 926  * Modify bits in a sysreg. Bits in the clear mask are zeroed, then bits in the
 927  * set mask are set. Other bits are left as-is.
 928  */
 929 #define sysreg_clear_set(sysreg, clear, set) do {                       \
 930         u64 __scs_val = read_sysreg(sysreg);                            \
 931         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
 932         if (__scs_new != __scs_val)                                     \
 933                 write_sysreg(__scs_new, sysreg);                        \
 934 } while (0)
 935
 936 #endif
 937
 938 #endif  /* __ASM_SYSREG_H */