arch/arm/mach-orion5x/addr-map.c

   1 /*
   2  * arch/arm/mach-orion5x/addr-map.c
   3  *
   4  * Address map functions for Marvell Orion 5x SoCs
   5  *
   6  * Maintainer: Tzachi Perelstein <tzachi@marvell.com>
   7  *
   8  * This file is licensed under the terms of the GNU General Public
   9  * License version 2.  This program is licensed "as is" without any
  10  * warranty of any kind, whether express or implied.
  11  */
  12
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/mbus.h>
  16 #include <asm/hardware.h>
  17 #include <asm/io.h>
  18 #include "common.h"
  19
  20 /*
  21  * The Orion has fully programable address map. There's a separate address
  22  * map for each of the device _master_ interfaces, e.g. CPU, PCI, PCIe, USB,
  23  * Gigabit Ethernet, DMA/XOR engines, etc. Each interface has its own
  24  * address decode windows that allow it to access any of the Orion resources.
  25  *
  26  * CPU address decoding --
  27  * Linux assumes that it is the boot loader that already setup the access to
  28  * DDR and internal registers.
  29  * Setup access to PCI and PCIe IO/MEM space is issued by this file.
  30  * Setup access to various devices located on the device bus interface (e.g.
  31  * flashes, RTC, etc) should be issued by machine-setup.c according to
  32  * specific board population (by using orion5x_setup_*_win()).
  33  *
  34  * Non-CPU Masters address decoding --
  35  * Unlike the CPU, we setup the access from Orion's master interfaces to DDR
  36  * banks only (the typical use case).
  37  * Setup access for each master to DDR is issued by common.c.
  38  *
  39  * Note: although orion_setbits() and orion_clrbits() are not atomic
  40  * no locking is necessary here since code in this file is only called
  41  * at boot time when there is no concurrency issues.
  42  */
  43
  44 /*
  45  * Generic Address Decode Windows bit settings
  46  */
  47 #define TARGET_DDR              0
  48 #define TARGET_DEV_BUS          1
  49 #define TARGET_PCI              3
  50 #define TARGET_PCIE             4
  51 #define ATTR_DDR_CS(n)          (((n) ==0) ? 0xe :      \
  52                                 ((n) == 1) ? 0xd :      \
  53                                 ((n) == 2) ? 0xb :      \
  54                                 ((n) == 3) ? 0x7 : 0xf)
  55 #define ATTR_PCIE_MEM           0x59
  56 #define ATTR_PCIE_IO            0x51
  57 #define ATTR_PCIE_WA            0x79
  58 #define ATTR_PCI_MEM            0x59
  59 #define ATTR_PCI_IO             0x51
  60 #define ATTR_DEV_CS0            0x1e
  61 #define ATTR_DEV_CS1            0x1d
  62 #define ATTR_DEV_CS2            0x1b
  63 #define ATTR_DEV_BOOT           0xf
  64 #define WIN_EN                  1
  65
  66 /*
  67  * Helpers to get DDR bank info
  68  */
  69 #define DDR_BASE_CS(n)          ORION5X_DDR_REG(0x1500 + ((n) * 8))
  70 #define DDR_SIZE_CS(n)          ORION5X_DDR_REG(0x1504 + ((n) * 8))
  71 #define DDR_MAX_CS              4
  72 #define DDR_REG_TO_SIZE(reg)    (((reg) | 0xffffff) + 1)
  73 #define DDR_REG_TO_BASE(reg)    ((reg) & 0xff000000)
  74 #define DDR_BANK_EN             1
  75
  76 /*
  77  * CPU Address Decode Windows registers
  78  */
  79 #define CPU_WIN_CTRL(n)         ORION5X_BRIDGE_REG(0x000 | ((n) << 4))
  80 #define CPU_WIN_BASE(n)         ORION5X_BRIDGE_REG(0x004 | ((n) << 4))
  81 #define CPU_WIN_REMAP_LO(n)     ORION5X_BRIDGE_REG(0x008 | ((n) << 4))
  82 #define CPU_WIN_REMAP_HI(n)     ORION5X_BRIDGE_REG(0x00c | ((n) << 4))
  83
  84
  85 struct mbus_dram_target_info orion5x_mbus_dram_info;
  86
  87 static int __init orion5x_cpu_win_can_remap(int win)
  88 {
  89         u32 dev, rev;
  90
  91         orion5x_pcie_id(&dev, &rev);
  92         if ((dev == MV88F5281_DEV_ID && win < 4)
  93             || (dev == MV88F5182_DEV_ID && win < 2)
  94             || (dev == MV88F5181_DEV_ID && win < 2))
  95                 return 1;
  96
  97         return 0;
  98 }
  99
 100 static void __init setup_cpu_win(int win, u32 base, u32 size,
 101                                  u8 target, u8 attr, int remap)
 102 {
 103         orion5x_write(CPU_WIN_BASE(win), base & 0xffff0000);
 104         orion5x_write(CPU_WIN_CTRL(win),
 105                 ((size - 1) & 0xffff0000) | (attr << 8) | (target << 4) | 1);
 106
 107         if (orion5x_cpu_win_can_remap(win)) {
 108                 if (remap < 0)
 109                         remap = base;
 110
 111                 orion5x_write(CPU_WIN_REMAP_LO(win), remap & 0xffff0000);
 112                 orion5x_write(CPU_WIN_REMAP_HI(win), 0);
 113         }
 114 }
 115
 116 void __init orion5x_setup_cpu_mbus_bridge(void)
 117 {
 118         int i;
 119         int cs;
 120
 121         /*
 122          * First, disable and clear windows.
 123          */
 124         for (i = 0; i < 8; i++) {
 125                 orion5x_write(CPU_WIN_BASE(i), 0);
 126                 orion5x_write(CPU_WIN_CTRL(i), 0);
 127                 if (orion5x_cpu_win_can_remap(i)) {
 128                         orion5x_write(CPU_WIN_REMAP_LO(i), 0);
 129                         orion5x_write(CPU_WIN_REMAP_HI(i), 0);
 130                 }
 131         }
 132
 133         /*
 134          * Setup windows for PCI+PCIe IO+MEM space.
 135          */
 136         setup_cpu_win(0, ORION5X_PCIE_IO_PHYS_BASE, ORION5X_PCIE_IO_SIZE,
 137                 TARGET_PCIE, ATTR_PCIE_IO, ORION5X_PCIE_IO_BUS_BASE);
 138         setup_cpu_win(1, ORION5X_PCI_IO_PHYS_BASE, ORION5X_PCI_IO_SIZE,
 139                 TARGET_PCI, ATTR_PCI_IO, ORION5X_PCI_IO_BUS_BASE);
 140         setup_cpu_win(2, ORION5X_PCIE_MEM_PHYS_BASE, ORION5X_PCIE_MEM_SIZE,
 141                 TARGET_PCIE, ATTR_PCIE_MEM, -1);
 142         setup_cpu_win(3, ORION5X_PCI_MEM_PHYS_BASE, ORION5X_PCI_MEM_SIZE,
 143                 TARGET_PCI, ATTR_PCI_MEM, -1);
 144
 145         /*
 146          * Setup MBUS dram target info.
 147          */
 148         orion5x_mbus_dram_info.mbus_dram_target_id = TARGET_DDR;
 149
 150         for (i = 0, cs = 0; i < 4; i++) {
 151                 u32 base = readl(DDR_BASE_CS(i));
 152                 u32 size = readl(DDR_SIZE_CS(i));
 153
 154                 /*
 155                  * Chip select enabled?
 156                  */
 157                 if (size & 1) {
 158                         struct mbus_dram_window *w;
 159
 160                         w = &orion5x_mbus_dram_info.cs[cs++];
 161                         w->cs_index = i;
 162                         w->mbus_attr = 0xf & ~(1 << i);
 163                         w->base = base & 0xff000000;
 164                         w->size = (size | 0x00ffffff) + 1;
 165                 }
 166         }
 167         orion5x_mbus_dram_info.num_cs = cs;
 168 }
 169
 170 void __init orion5x_setup_dev_boot_win(u32 base, u32 size)
 171 {
 172         setup_cpu_win(4, base, size, TARGET_DEV_BUS, ATTR_DEV_BOOT, -1);
 173 }
 174
 175 void __init orion5x_setup_dev0_win(u32 base, u32 size)
 176 {
 177         setup_cpu_win(5, base, size, TARGET_DEV_BUS, ATTR_DEV_CS0, -1);
 178 }
 179
 180 void __init orion5x_setup_dev1_win(u32 base, u32 size)
 181 {
 182         setup_cpu_win(6, base, size, TARGET_DEV_BUS, ATTR_DEV_CS1, -1);
 183 }
 184
 185 void __init orion5x_setup_dev2_win(u32 base, u32 size)
 186 {
 187         setup_cpu_win(7, base, size, TARGET_DEV_BUS, ATTR_DEV_CS2, -1);
 188 }
 189
 190 void __init orion5x_setup_pcie_wa_win(u32 base, u32 size)
 191 {
 192         setup_cpu_win(7, base, size, TARGET_PCIE, ATTR_PCIE_WA, -1);
 193 }