[linux-2.6-block.git] / drivers / reset / reset-uniphier.c

/*
 * Copyright (C) 2016 Socionext Inc.
 *   Author: Masahiro Yamada <yamada.masahiro@socionext.com>
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License as published by
 * the Free Software Foundation; either version 2 of the License, or
 * (at your option) any later version.
 *
 * This program is distributed in the hope that it will be useful,
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
 * GNU General Public License for more details.
 */

#include <linux/mfd/syscon.h>
#include <linux/module.h>
#include <linux/of.h>
#include <linux/of_device.h>
#include <linux/platform_device.h>
#include <linux/regmap.h>
#include <linux/reset-controller.h>

struct uniphier_reset_data {
	unsigned int id;
	unsigned int reg;
	unsigned int bit;
	unsigned int flags;
#define UNIPHIER_RESET_ACTIVE_LOW		BIT(0)
};

#define UNIPHIER_RESET_ID_END		(unsigned int)(-1)

#define UNIPHIER_RESET_END				\
	{ .id = UNIPHIER_RESET_ID_END }

#define UNIPHIER_RESET(_id, _reg, _bit)			\
	{						\
		.id = (_id),				\
		.reg = (_reg),				\
		.bit = (_bit),				\
	}

#define UNIPHIER_RESETX(_id, _reg, _bit)		\
	{						\
		.id = (_id),				\
		.reg = (_reg),				\
		.bit = (_bit),				\
		.flags = UNIPHIER_RESET_ACTIVE_LOW,	\
	}

/* System reset data */
static const struct uniphier_reset_data uniphier_ld4_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x2000, 2),		/* NAND */
	UNIPHIER_RESETX(8, 0x2000, 10),		/* STDMAC (Ether, HSC, MIO) */
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_pro4_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x2000, 2),		/* NAND */
	UNIPHIER_RESETX(6, 0x2000, 12),		/* Ether */
	UNIPHIER_RESETX(8, 0x2000, 10),		/* STDMAC (HSC, MIO, RLE) */
	UNIPHIER_RESETX(12, 0x2000, 6),		/* GIO (Ether, SATA, USB3) */
	UNIPHIER_RESETX(14, 0x2000, 17),	/* USB30 */
	UNIPHIER_RESETX(15, 0x2004, 17),	/* USB31 */
	UNIPHIER_RESETX(28, 0x2000, 18),	/* SATA0 */
	UNIPHIER_RESETX(29, 0x2004, 18),	/* SATA1 */
	UNIPHIER_RESETX(30, 0x2000, 19),	/* SATA-PHY */
	UNIPHIER_RESETX(40, 0x2000, 13),	/* AIO */
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_pro5_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x2000, 2),		/* NAND */
	UNIPHIER_RESETX(8, 0x2000, 10),		/* STDMAC (HSC) */
	UNIPHIER_RESETX(12, 0x2000, 6),		/* GIO (PCIe, USB3) */
	UNIPHIER_RESETX(14, 0x2000, 17),	/* USB30 */
	UNIPHIER_RESETX(15, 0x2004, 17),	/* USB31 */
	UNIPHIER_RESETX(24, 0x2008, 2),		/* PCIe */
	UNIPHIER_RESETX(40, 0x2000, 13),	/* AIO */
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_pxs2_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x2000, 2),		/* NAND */
	UNIPHIER_RESETX(6, 0x2000, 12),		/* Ether */
	UNIPHIER_RESETX(8, 0x2000, 10),		/* STDMAC (HSC, RLE) */
	UNIPHIER_RESETX(14, 0x2000, 17),	/* USB30 */
	UNIPHIER_RESETX(15, 0x2004, 17),	/* USB31 */
	UNIPHIER_RESETX(16, 0x2014, 4),		/* USB30-PHY0 */
	UNIPHIER_RESETX(17, 0x2014, 0),		/* USB30-PHY1 */
	UNIPHIER_RESETX(18, 0x2014, 2),		/* USB30-PHY2 */
	UNIPHIER_RESETX(20, 0x2014, 5),		/* USB31-PHY0 */
	UNIPHIER_RESETX(21, 0x2014, 1),		/* USB31-PHY1 */
	UNIPHIER_RESETX(28, 0x2014, 12),	/* SATA */
	UNIPHIER_RESET(30, 0x2014, 8),		/* SATA-PHY (active high) */
	UNIPHIER_RESETX(40, 0x2000, 13),	/* AIO */
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_ld11_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x200c, 0),		/* NAND */
	UNIPHIER_RESETX(4, 0x200c, 2),		/* eMMC */
	UNIPHIER_RESETX(6, 0x200c, 6),		/* Ether */
	UNIPHIER_RESETX(8, 0x200c, 8),		/* STDMAC (HSC, MIO) */
	UNIPHIER_RESETX(9, 0x200c, 9),		/* HSC */
	UNIPHIER_RESETX(40, 0x2008, 0),		/* AIO */
	UNIPHIER_RESETX(41, 0x2008, 1),		/* EVEA */
	UNIPHIER_RESETX(42, 0x2010, 2),		/* EXIV */
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_ld20_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x200c, 0),		/* NAND */
	UNIPHIER_RESETX(4, 0x200c, 2),		/* eMMC */
	UNIPHIER_RESETX(6, 0x200c, 6),		/* Ether */
	UNIPHIER_RESETX(8, 0x200c, 8),		/* STDMAC (HSC) */
	UNIPHIER_RESETX(9, 0x200c, 9),		/* HSC */
	UNIPHIER_RESETX(14, 0x200c, 5),		/* USB30 */
	UNIPHIER_RESETX(16, 0x200c, 12),	/* USB30-PHY0 */
	UNIPHIER_RESETX(17, 0x200c, 13),	/* USB30-PHY1 */
	UNIPHIER_RESETX(18, 0x200c, 14),	/* USB30-PHY2 */
	UNIPHIER_RESETX(19, 0x200c, 15),	/* USB30-PHY3 */
	UNIPHIER_RESETX(24, 0x200c, 4),		/* PCIe */
	UNIPHIER_RESETX(40, 0x2008, 0),		/* AIO */
	UNIPHIER_RESETX(41, 0x2008, 1),		/* EVEA */
	UNIPHIER_RESETX(42, 0x2010, 2),		/* EXIV */
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_pxs3_sys_reset_data[] = {
	UNIPHIER_RESETX(2, 0x200c, 0),		/* NAND */
	UNIPHIER_RESETX(4, 0x200c, 2),		/* eMMC */
	UNIPHIER_RESETX(6, 0x200c, 9),		/* Ether0 */
	UNIPHIER_RESETX(7, 0x200c, 10),		/* Ether1 */
	UNIPHIER_RESETX(8, 0x200c, 12),		/* STDMAC */
	UNIPHIER_RESETX(12, 0x200c, 4),		/* USB30 link */
	UNIPHIER_RESETX(13, 0x200c, 5),		/* USB31 link */
	UNIPHIER_RESETX(16, 0x200c, 16),	/* USB30-PHY0 */
	UNIPHIER_RESETX(17, 0x200c, 18),	/* USB30-PHY1 */
	UNIPHIER_RESETX(18, 0x200c, 20),	/* USB30-PHY2 */
	UNIPHIER_RESETX(20, 0x200c, 17),	/* USB31-PHY0 */
	UNIPHIER_RESETX(21, 0x200c, 19),	/* USB31-PHY1 */
	UNIPHIER_RESETX(24, 0x200c, 3),		/* PCIe */
	UNIPHIER_RESETX(28, 0x200c, 7),		/* SATA0 */
	UNIPHIER_RESETX(29, 0x200c, 8),		/* SATA1 */
	UNIPHIER_RESETX(30, 0x200c, 21),	/* SATA-PHY */
	UNIPHIER_RESET_END,
};

/* Media I/O reset data */
#define UNIPHIER_MIO_RESET_SD(id, ch)			\
	UNIPHIER_RESETX((id), 0x110 + 0x200 * (ch), 0)

#define UNIPHIER_MIO_RESET_SD_BRIDGE(id, ch)		\
	UNIPHIER_RESETX((id), 0x110 + 0x200 * (ch), 26)

#define UNIPHIER_MIO_RESET_EMMC_HW_RESET(id, ch)	\
	UNIPHIER_RESETX((id), 0x80 + 0x200 * (ch), 0)

#define UNIPHIER_MIO_RESET_USB2(id, ch)			\
	UNIPHIER_RESETX((id), 0x114 + 0x200 * (ch), 0)

#define UNIPHIER_MIO_RESET_USB2_BRIDGE(id, ch)		\
	UNIPHIER_RESETX((id), 0x110 + 0x200 * (ch), 24)

#define UNIPHIER_MIO_RESET_DMAC(id)			\
	UNIPHIER_RESETX((id), 0x110, 17)

static const struct uniphier_reset_data uniphier_ld4_mio_reset_data[] = {
	UNIPHIER_MIO_RESET_SD(0, 0),
	UNIPHIER_MIO_RESET_SD(1, 1),
	UNIPHIER_MIO_RESET_SD(2, 2),
	UNIPHIER_MIO_RESET_SD_BRIDGE(3, 0),
	UNIPHIER_MIO_RESET_SD_BRIDGE(4, 1),
	UNIPHIER_MIO_RESET_SD_BRIDGE(5, 2),
	UNIPHIER_MIO_RESET_EMMC_HW_RESET(6, 1),
	UNIPHIER_MIO_RESET_DMAC(7),
	UNIPHIER_MIO_RESET_USB2(8, 0),
	UNIPHIER_MIO_RESET_USB2(9, 1),
	UNIPHIER_MIO_RESET_USB2(10, 2),
	UNIPHIER_MIO_RESET_USB2_BRIDGE(12, 0),
	UNIPHIER_MIO_RESET_USB2_BRIDGE(13, 1),
	UNIPHIER_MIO_RESET_USB2_BRIDGE(14, 2),
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_pro5_sd_reset_data[] = {
	UNIPHIER_MIO_RESET_SD(0, 0),
	UNIPHIER_MIO_RESET_SD(1, 1),
	UNIPHIER_MIO_RESET_EMMC_HW_RESET(6, 1),
	UNIPHIER_RESET_END,
};

/* Peripheral reset data */
#define UNIPHIER_PERI_RESET_UART(id, ch)		\
	UNIPHIER_RESETX((id), 0x114, 19 + (ch))

#define UNIPHIER_PERI_RESET_I2C(id, ch)			\
	UNIPHIER_RESETX((id), 0x114, 5 + (ch))

#define UNIPHIER_PERI_RESET_FI2C(id, ch)		\
	UNIPHIER_RESETX((id), 0x114, 24 + (ch))

static const struct uniphier_reset_data uniphier_ld4_peri_reset_data[] = {
	UNIPHIER_PERI_RESET_UART(0, 0),
	UNIPHIER_PERI_RESET_UART(1, 1),
	UNIPHIER_PERI_RESET_UART(2, 2),
	UNIPHIER_PERI_RESET_UART(3, 3),
	UNIPHIER_PERI_RESET_I2C(4, 0),
	UNIPHIER_PERI_RESET_I2C(5, 1),
	UNIPHIER_PERI_RESET_I2C(6, 2),
	UNIPHIER_PERI_RESET_I2C(7, 3),
	UNIPHIER_PERI_RESET_I2C(8, 4),
	UNIPHIER_RESET_END,
};

static const struct uniphier_reset_data uniphier_pro4_peri_reset_data[] = {
	UNIPHIER_PERI_RESET_UART(0, 0),
	UNIPHIER_PERI_RESET_UART(1, 1),
	UNIPHIER_PERI_RESET_UART(2, 2),
	UNIPHIER_PERI_RESET_UART(3, 3),
	UNIPHIER_PERI_RESET_FI2C(4, 0),
	UNIPHIER_PERI_RESET_FI2C(5, 1),
	UNIPHIER_PERI_RESET_FI2C(6, 2),
	UNIPHIER_PERI_RESET_FI2C(7, 3),
	UNIPHIER_PERI_RESET_FI2C(8, 4),
	UNIPHIER_PERI_RESET_FI2C(9, 5),
	UNIPHIER_PERI_RESET_FI2C(10, 6),
	UNIPHIER_RESET_END,
};

/* Analog signal amplifiers reset data */
static const struct uniphier_reset_data uniphier_ld11_adamv_reset_data[] = {
	UNIPHIER_RESETX(0, 0x10, 6), /* EVEA */
	UNIPHIER_RESET_END,
};

/* core implementaton */
struct uniphier_reset_priv {
	struct reset_controller_dev rcdev;
	struct device *dev;
	struct regmap *regmap;
	const struct uniphier_reset_data *data;
};

#define to_uniphier_reset_priv(_rcdev) \
			container_of(_rcdev, struct uniphier_reset_priv, rcdev)

static int uniphier_reset_update(struct reset_controller_dev *rcdev,
				 unsigned long id, int assert)
{
	struct uniphier_reset_priv *priv = to_uniphier_reset_priv(rcdev);
	const struct uniphier_reset_data *p;

	for (p = priv->data; p->id != UNIPHIER_RESET_ID_END; p++) {
		unsigned int mask, val;

		if (p->id != id)
			continue;

		mask = BIT(p->bit);

		if (assert)
			val = mask;
		else
			val = ~mask;

		if (p->flags & UNIPHIER_RESET_ACTIVE_LOW)
			val = ~val;

		return regmap_write_bits(priv->regmap, p->reg, mask, val);
	}

	dev_err(priv->dev, "reset_id=%lu was not handled\n", id);
	return -EINVAL;
}

static int uniphier_reset_assert(struct reset_controller_dev *rcdev,
				 unsigned long id)
{
	return uniphier_reset_update(rcdev, id, 1);
}

static int uniphier_reset_deassert(struct reset_controller_dev *rcdev,
				   unsigned long id)
{
	return uniphier_reset_update(rcdev, id, 0);
}

static int uniphier_reset_status(struct reset_controller_dev *rcdev,
				 unsigned long id)
{
	struct uniphier_reset_priv *priv = to_uniphier_reset_priv(rcdev);
	const struct uniphier_reset_data *p;

	for (p = priv->data; p->id != UNIPHIER_RESET_ID_END; p++) {
		unsigned int val;
		int ret, asserted;

		if (p->id != id)
			continue;

		ret = regmap_read(priv->regmap, p->reg, &val);
		if (ret)
			return ret;

		asserted = !!(val & BIT(p->bit));

		if (p->flags & UNIPHIER_RESET_ACTIVE_LOW)
			asserted = !asserted;

		return asserted;
	}

	dev_err(priv->dev, "reset_id=%lu was not found\n", id);
	return -EINVAL;
}

static const struct reset_control_ops uniphier_reset_ops = {
	.assert = uniphier_reset_assert,
	.deassert = uniphier_reset_deassert,
	.status = uniphier_reset_status,
};

static int uniphier_reset_probe(struct platform_device *pdev)
{
	struct device *dev = &pdev->dev;
	struct uniphier_reset_priv *priv;
	const struct uniphier_reset_data *p, *data;
	struct regmap *regmap;
	struct device_node *parent;
	unsigned int nr_resets = 0;

	data = of_device_get_match_data(dev);
	if (WARN_ON(!data))
		return -EINVAL;

	parent = of_get_parent(dev->of_node); /* parent should be syscon node */
	regmap = syscon_node_to_regmap(parent);
	of_node_put(parent);
	if (IS_ERR(regmap)) {
		dev_err(dev, "failed to get regmap (error %ld)\n",
			PTR_ERR(regmap));
		return PTR_ERR(regmap);
	}

	priv = devm_kzalloc(dev, sizeof(*priv), GFP_KERNEL);
	if (!priv)
		return -ENOMEM;

	for (p = data; p->id != UNIPHIER_RESET_ID_END; p++)
		nr_resets = max(nr_resets, p->id + 1);

	priv->rcdev.ops = &uniphier_reset_ops;
	priv->rcdev.owner = dev->driver->owner;
	priv->rcdev.of_node = dev->of_node;
	priv->rcdev.nr_resets = nr_resets;
	priv->dev = dev;
	priv->regmap = regmap;
	priv->data = data;

	return devm_reset_controller_register(&pdev->dev, &priv->rcdev);
}

static const struct of_device_id uniphier_reset_match[] = {
	/* System reset */
	{
		.compatible = "socionext,uniphier-ld4-reset",
		.data = uniphier_ld4_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pro4-reset",
		.data = uniphier_pro4_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-sld8-reset",
		.data = uniphier_ld4_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pro5-reset",
		.data = uniphier_pro5_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pxs2-reset",
		.data = uniphier_pxs2_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld11-reset",
		.data = uniphier_ld11_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld20-reset",
		.data = uniphier_ld20_sys_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pxs3-reset",
		.data = uniphier_pxs3_sys_reset_data,
	},
	/* Media I/O reset, SD reset */
	{
		.compatible = "socionext,uniphier-ld4-mio-reset",
		.data = uniphier_ld4_mio_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pro4-mio-reset",
		.data = uniphier_ld4_mio_reset_data,
	},
	{
		.compatible = "socionext,uniphier-sld8-mio-reset",
		.data = uniphier_ld4_mio_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pro5-sd-reset",
		.data = uniphier_pro5_sd_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pxs2-sd-reset",
		.data = uniphier_pro5_sd_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld11-mio-reset",
		.data = uniphier_ld4_mio_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld11-sd-reset",
		.data = uniphier_pro5_sd_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld20-sd-reset",
		.data = uniphier_pro5_sd_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pxs3-sd-reset",
		.data = uniphier_pro5_sd_reset_data,
	},
	/* Peripheral reset */
	{
		.compatible = "socionext,uniphier-ld4-peri-reset",
		.data = uniphier_ld4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pro4-peri-reset",
		.data = uniphier_pro4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-sld8-peri-reset",
		.data = uniphier_ld4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pro5-peri-reset",
		.data = uniphier_pro4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pxs2-peri-reset",
		.data = uniphier_pro4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld11-peri-reset",
		.data = uniphier_pro4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld20-peri-reset",
		.data = uniphier_pro4_peri_reset_data,
	},
	{
		.compatible = "socionext,uniphier-pxs3-peri-reset",
		.data = uniphier_pro4_peri_reset_data,
	},
	/* Analog signal amplifiers reset */
	{
		.compatible = "socionext,uniphier-ld11-adamv-reset",
		.data = uniphier_ld11_adamv_reset_data,
	},
	{
		.compatible = "socionext,uniphier-ld20-adamv-reset",
		.data = uniphier_ld11_adamv_reset_data,
	},
	{ /* sentinel */ }
};
MODULE_DEVICE_TABLE(of, uniphier_reset_match);

static struct platform_driver uniphier_reset_driver = {
	.probe = uniphier_reset_probe,
	.driver = {
		.name = "uniphier-reset",
		.of_match_table = uniphier_reset_match,
	},
};
module_platform_driver(uniphier_reset_driver);

MODULE_AUTHOR("Masahiro Yamada <yamada.masahiro@socionext.com>");
MODULE_DESCRIPTION("UniPhier Reset Controller Driver");
MODULE_LICENSE("GPL");
Commit	Line	Data
54e991b5 MY	1	/*
	2	* Copyright (C) 2016 Socionext Inc.
	3	* Author: Masahiro Yamada <yamada.masahiro@socionext.com>
	4	*
	5	* This program is free software; you can redistribute it and/or modify
	6	* it under the terms of the GNU General Public License as published by
	7	* the Free Software Foundation; either version 2 of the License, or
	8	* (at your option) any later version.
	9	*
	10	* This program is distributed in the hope that it will be useful,
	11	* but WITHOUT ANY WARRANTY; without even the implied warranty of
	12	* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
	13	* GNU General Public License for more details.
	14	*/
	15
	16	#include <linux/mfd/syscon.h>
	17	#include <linux/module.h>
	18	#include <linux/of.h>
	19	#include <linux/of_device.h>
	20	#include <linux/platform_device.h>
	21	#include <linux/regmap.h>
	22	#include <linux/reset-controller.h>
	23
	24	struct uniphier_reset_data {
	25	unsigned int id;
	26	unsigned int reg;
	27	unsigned int bit;
	28	unsigned int flags;
	29	#define UNIPHIER_RESET_ACTIVE_LOW BIT(0)
	30	};
	31
	32	#define UNIPHIER_RESET_ID_END (unsigned int)(-1)
	33
	34	#define UNIPHIER_RESET_END \
	35	{ .id = UNIPHIER_RESET_ID_END }
	36
	37	#define UNIPHIER_RESET(_id, _reg, _bit) \
	38	{ \
	39	.id = (_id), \
	40	.reg = (_reg), \
	41	.bit = (_bit), \
	42	}
	43
	44	#define UNIPHIER_RESETX(_id, _reg, _bit) \
	45	{ \
	46	.id = (_id), \
	47	.reg = (_reg), \
	48	.bit = (_bit), \
	49	.flags = UNIPHIER_RESET_ACTIVE_LOW, \
	50	}
	51
	52	/* System reset data */
5281036a MY	53	static const struct uniphier_reset_data uniphier_ld4_sys_reset_data[] = {
	54	UNIPHIER_RESETX(2, 0x2000, 2), /* NAND */
	55	UNIPHIER_RESETX(8, 0x2000, 10), /* STDMAC (Ether, HSC, MIO) */
54e991b5 MY	56	UNIPHIER_RESET_END,
	57	};
	58
716adfe3	59	static const struct uniphier_reset_data uniphier_pro4_sys_reset_data[] = {
5281036a	60	UNIPHIER_RESETX(2, 0x2000, 2), /* NAND */
4c05c4a5	61	UNIPHIER_RESETX(6, 0x2000, 12), /* Ether */
5281036a	62	UNIPHIER_RESETX(8, 0x2000, 10), /* STDMAC (HSC, MIO, RLE) */
dec173cc MY	63	UNIPHIER_RESETX(12, 0x2000, 6), /* GIO (Ether, SATA, USB3) */
	64	UNIPHIER_RESETX(14, 0x2000, 17), /* USB30 */
	65	UNIPHIER_RESETX(15, 0x2004, 17), /* USB31 */
78636717 KH	66	UNIPHIER_RESETX(28, 0x2000, 18), /* SATA0 */
	67	UNIPHIER_RESETX(29, 0x2004, 18), /* SATA1 */
	68	UNIPHIER_RESETX(30, 0x2000, 19), /* SATA-PHY */
b06b631c	69	UNIPHIER_RESETX(40, 0x2000, 13), /* AIO */
54e991b5 MY	70	UNIPHIER_RESET_END,
	71	};
	72
716adfe3	73	static const struct uniphier_reset_data uniphier_pro5_sys_reset_data[] = {
5281036a MY	74	UNIPHIER_RESETX(2, 0x2000, 2), /* NAND */
5281036a MY	75	UNIPHIER_RESETX(8, 0x2000, 10), /* STDMAC (HSC) */
dec173cc MY	76	UNIPHIER_RESETX(12, 0x2000, 6), /* GIO (PCIe, USB3) */
	77	UNIPHIER_RESETX(14, 0x2000, 17), /* USB30 */
	78	UNIPHIER_RESETX(15, 0x2004, 17), /* USB31 */
fdc0f235	79	UNIPHIER_RESETX(24, 0x2008, 2), /* PCIe */
b06b631c	80	UNIPHIER_RESETX(40, 0x2000, 13), /* AIO */
54e991b5 MY	81	UNIPHIER_RESET_END,
	82	};
	83
716adfe3	84	static const struct uniphier_reset_data uniphier_pxs2_sys_reset_data[] = {
5281036a	85	UNIPHIER_RESETX(2, 0x2000, 2), /* NAND */
4c05c4a5	86	UNIPHIER_RESETX(6, 0x2000, 12), /* Ether */
5281036a	87	UNIPHIER_RESETX(8, 0x2000, 10), /* STDMAC (HSC, RLE) */
dec173cc MY	88	UNIPHIER_RESETX(14, 0x2000, 17), /* USB30 */
dec173cc MY	89	UNIPHIER_RESETX(15, 0x2004, 17), /* USB31 */
54e991b5 MY	90	UNIPHIER_RESETX(16, 0x2014, 4), /* USB30-PHY0 */
	91	UNIPHIER_RESETX(17, 0x2014, 0), /* USB30-PHY1 */
	92	UNIPHIER_RESETX(18, 0x2014, 2), /* USB30-PHY2 */
	93	UNIPHIER_RESETX(20, 0x2014, 5), /* USB31-PHY0 */
	94	UNIPHIER_RESETX(21, 0x2014, 1), /* USB31-PHY1 */
	95	UNIPHIER_RESETX(28, 0x2014, 12), /* SATA */
78636717	96	UNIPHIER_RESET(30, 0x2014, 8), /* SATA-PHY (active high) */
b06b631c	97	UNIPHIER_RESETX(40, 0x2000, 13), /* AIO */
54e991b5 MY	98	UNIPHIER_RESET_END,
	99	};
	100
716adfe3	101	static const struct uniphier_reset_data uniphier_ld11_sys_reset_data[] = {
dec173cc MY	102	UNIPHIER_RESETX(2, 0x200c, 0), /* NAND */
dec173cc MY	103	UNIPHIER_RESETX(4, 0x200c, 2), /* eMMC */
4c05c4a5	104	UNIPHIER_RESETX(6, 0x200c, 6), /* Ether */
dec173cc	105	UNIPHIER_RESETX(8, 0x200c, 8), /* STDMAC (HSC, MIO) */
d7bab65b	106	UNIPHIER_RESETX(9, 0x200c, 9), /* HSC */
94e10c22 KS	107	UNIPHIER_RESETX(40, 0x2008, 0), /* AIO */
94e10c22 KS	108	UNIPHIER_RESETX(41, 0x2008, 1), /* EVEA */
0f195435	109	UNIPHIER_RESETX(42, 0x2010, 2), /* EXIV */
54e991b5 MY	110	UNIPHIER_RESET_END,
	111	};
	112
716adfe3	113	static const struct uniphier_reset_data uniphier_ld20_sys_reset_data[] = {
dec173cc MY	114	UNIPHIER_RESETX(2, 0x200c, 0), /* NAND */
dec173cc MY	115	UNIPHIER_RESETX(4, 0x200c, 2), /* eMMC */
4c05c4a5	116	UNIPHIER_RESETX(6, 0x200c, 6), /* Ether */
dec173cc	117	UNIPHIER_RESETX(8, 0x200c, 8), /* STDMAC (HSC) */
d7bab65b	118	UNIPHIER_RESETX(9, 0x200c, 9), /* HSC */
e6914365	119	UNIPHIER_RESETX(14, 0x200c, 5), /* USB30 */
54e991b5 MY	120	UNIPHIER_RESETX(16, 0x200c, 12), /* USB30-PHY0 */
	121	UNIPHIER_RESETX(17, 0x200c, 13), /* USB30-PHY1 */
	122	UNIPHIER_RESETX(18, 0x200c, 14), /* USB30-PHY2 */
	123	UNIPHIER_RESETX(19, 0x200c, 15), /* USB30-PHY3 */
fdc0f235	124	UNIPHIER_RESETX(24, 0x200c, 4), /* PCIe */
94e10c22 KS	125	UNIPHIER_RESETX(40, 0x2008, 0), /* AIO */
94e10c22 KS	126	UNIPHIER_RESETX(41, 0x2008, 1), /* EVEA */
0f195435	127	UNIPHIER_RESETX(42, 0x2010, 2), /* EXIV */
54e991b5 MY	128	UNIPHIER_RESET_END,
	129	};
	130
2a158f88 MY	131	static const struct uniphier_reset_data uniphier_pxs3_sys_reset_data[] = {
	132	UNIPHIER_RESETX(2, 0x200c, 0), /* NAND */
	133	UNIPHIER_RESETX(4, 0x200c, 2), /* eMMC */
5573fe85 KH	134	UNIPHIER_RESETX(6, 0x200c, 9), /* Ether0 */
5573fe85 KH	135	UNIPHIER_RESETX(7, 0x200c, 10), /* Ether1 */
2a158f88	136	UNIPHIER_RESETX(8, 0x200c, 12), /* STDMAC */
e6914365 MY	137	UNIPHIER_RESETX(12, 0x200c, 4), /* USB30 link */
e6914365 MY	138	UNIPHIER_RESETX(13, 0x200c, 5), /* USB31 link */
2a158f88 MY	139	UNIPHIER_RESETX(16, 0x200c, 16), /* USB30-PHY0 */
	140	UNIPHIER_RESETX(17, 0x200c, 18), /* USB30-PHY1 */
	141	UNIPHIER_RESETX(18, 0x200c, 20), /* USB30-PHY2 */
	142	UNIPHIER_RESETX(20, 0x200c, 17), /* USB31-PHY0 */
	143	UNIPHIER_RESETX(21, 0x200c, 19), /* USB31-PHY1 */
fdc0f235	144	UNIPHIER_RESETX(24, 0x200c, 3), /* PCIe */
78636717 KH	145	UNIPHIER_RESETX(28, 0x200c, 7), /* SATA0 */
	146	UNIPHIER_RESETX(29, 0x200c, 8), /* SATA1 */
	147	UNIPHIER_RESETX(30, 0x200c, 21), /* SATA-PHY */
2a158f88 MY	148	UNIPHIER_RESET_END,
	149	};
	150
54e991b5 MY	151	/* Media I/O reset data */
	152	#define UNIPHIER_MIO_RESET_SD(id, ch) \
	153	UNIPHIER_RESETX((id), 0x110 + 0x200 * (ch), 0)
	154
	155	#define UNIPHIER_MIO_RESET_SD_BRIDGE(id, ch) \
	156	UNIPHIER_RESETX((id), 0x110 + 0x200 * (ch), 26)
	157
	158	#define UNIPHIER_MIO_RESET_EMMC_HW_RESET(id, ch) \
	159	UNIPHIER_RESETX((id), 0x80 + 0x200 * (ch), 0)
	160
	161	#define UNIPHIER_MIO_RESET_USB2(id, ch) \
	162	UNIPHIER_RESETX((id), 0x114 + 0x200 * (ch), 0)
	163
	164	#define UNIPHIER_MIO_RESET_USB2_BRIDGE(id, ch) \
	165	UNIPHIER_RESETX((id), 0x110 + 0x200 * (ch), 24)
	166
	167	#define UNIPHIER_MIO_RESET_DMAC(id) \
	168	UNIPHIER_RESETX((id), 0x110, 17)
	169
5281036a	170	static const struct uniphier_reset_data uniphier_ld4_mio_reset_data[] = {
54e991b5 MY	171	UNIPHIER_MIO_RESET_SD(0, 0),
	172	UNIPHIER_MIO_RESET_SD(1, 1),
	173	UNIPHIER_MIO_RESET_SD(2, 2),
	174	UNIPHIER_MIO_RESET_SD_BRIDGE(3, 0),
	175	UNIPHIER_MIO_RESET_SD_BRIDGE(4, 1),
	176	UNIPHIER_MIO_RESET_SD_BRIDGE(5, 2),
	177	UNIPHIER_MIO_RESET_EMMC_HW_RESET(6, 1),
	178	UNIPHIER_MIO_RESET_DMAC(7),
	179	UNIPHIER_MIO_RESET_USB2(8, 0),
	180	UNIPHIER_MIO_RESET_USB2(9, 1),
	181	UNIPHIER_MIO_RESET_USB2(10, 2),
54e991b5 MY	182	UNIPHIER_MIO_RESET_USB2_BRIDGE(12, 0),
	183	UNIPHIER_MIO_RESET_USB2_BRIDGE(13, 1),
	184	UNIPHIER_MIO_RESET_USB2_BRIDGE(14, 2),
54e991b5 MY	185	UNIPHIER_RESET_END,
	186	};
	187
716adfe3	188	static const struct uniphier_reset_data uniphier_pro5_sd_reset_data[] = {
54e991b5 MY	189	UNIPHIER_MIO_RESET_SD(0, 0),
	190	UNIPHIER_MIO_RESET_SD(1, 1),
	191	UNIPHIER_MIO_RESET_EMMC_HW_RESET(6, 1),
	192	UNIPHIER_RESET_END,
	193	};
	194
	195	/* Peripheral reset data */
	196	#define UNIPHIER_PERI_RESET_UART(id, ch) \
	197	UNIPHIER_RESETX((id), 0x114, 19 + (ch))
	198
	199	#define UNIPHIER_PERI_RESET_I2C(id, ch) \
	200	UNIPHIER_RESETX((id), 0x114, 5 + (ch))
	201
	202	#define UNIPHIER_PERI_RESET_FI2C(id, ch) \
	203	UNIPHIER_RESETX((id), 0x114, 24 + (ch))
	204
716adfe3	205	static const struct uniphier_reset_data uniphier_ld4_peri_reset_data[] = {
54e991b5 MY	206	UNIPHIER_PERI_RESET_UART(0, 0),
	207	UNIPHIER_PERI_RESET_UART(1, 1),
	208	UNIPHIER_PERI_RESET_UART(2, 2),
	209	UNIPHIER_PERI_RESET_UART(3, 3),
	210	UNIPHIER_PERI_RESET_I2C(4, 0),
	211	UNIPHIER_PERI_RESET_I2C(5, 1),
	212	UNIPHIER_PERI_RESET_I2C(6, 2),
	213	UNIPHIER_PERI_RESET_I2C(7, 3),
	214	UNIPHIER_PERI_RESET_I2C(8, 4),
	215	UNIPHIER_RESET_END,
	216	};
	217
716adfe3	218	static const struct uniphier_reset_data uniphier_pro4_peri_reset_data[] = {
54e991b5 MY	219	UNIPHIER_PERI_RESET_UART(0, 0),
	220	UNIPHIER_PERI_RESET_UART(1, 1),
	221	UNIPHIER_PERI_RESET_UART(2, 2),
	222	UNIPHIER_PERI_RESET_UART(3, 3),
	223	UNIPHIER_PERI_RESET_FI2C(4, 0),
	224	UNIPHIER_PERI_RESET_FI2C(5, 1),
	225	UNIPHIER_PERI_RESET_FI2C(6, 2),
	226	UNIPHIER_PERI_RESET_FI2C(7, 3),
	227	UNIPHIER_PERI_RESET_FI2C(8, 4),
	228	UNIPHIER_PERI_RESET_FI2C(9, 5),
	229	UNIPHIER_PERI_RESET_FI2C(10, 6),
	230	UNIPHIER_RESET_END,
	231	};
	232
ac0c735a KS	233	/* Analog signal amplifiers reset data */
	234	static const struct uniphier_reset_data uniphier_ld11_adamv_reset_data[] = {
	235	UNIPHIER_RESETX(0, 0x10, 6), /* EVEA */
	236	UNIPHIER_RESET_END,
	237	};
	238
54e991b5 MY	239	/* core implementaton */
	240	struct uniphier_reset_priv {
	241	struct reset_controller_dev rcdev;
	242	struct device *dev;
	243	struct regmap *regmap;
	244	const struct uniphier_reset_data *data;
	245	};
	246
	247	#define to_uniphier_reset_priv(_rcdev) \
	248	container_of(_rcdev, struct uniphier_reset_priv, rcdev)
	249
	250	static int uniphier_reset_update(struct reset_controller_dev *rcdev,
	251	unsigned long id, int assert)
	252	{
	253	struct uniphier_reset_priv *priv = to_uniphier_reset_priv(rcdev);
	254	const struct uniphier_reset_data *p;
	255
	256	for (p = priv->data; p->id != UNIPHIER_RESET_ID_END; p++) {
	257	unsigned int mask, val;
	258
	259	if (p->id != id)
	260	continue;
	261
	262	mask = BIT(p->bit);
	263
	264	if (assert)
	265	val = mask;
	266	else
	267	val = ~mask;
	268
	269	if (p->flags & UNIPHIER_RESET_ACTIVE_LOW)
	270	val = ~val;
	271
	272	return regmap_write_bits(priv->regmap, p->reg, mask, val);
	273	}
	274
	275	dev_err(priv->dev, "reset_id=%lu was not handled\n", id);
	276	return -EINVAL;
	277	}
	278
	279	static int uniphier_reset_assert(struct reset_controller_dev *rcdev,
	280	unsigned long id)
	281	{
	282	return uniphier_reset_update(rcdev, id, 1);
	283	}
	284
	285	static int uniphier_reset_deassert(struct reset_controller_dev *rcdev,
	286	unsigned long id)
	287	{
	288	return uniphier_reset_update(rcdev, id, 0);
	289	}
	290
	291	static int uniphier_reset_status(struct reset_controller_dev *rcdev,
	292	unsigned long id)
	293	{
	294	struct uniphier_reset_priv *priv = to_uniphier_reset_priv(rcdev);
	295	const struct uniphier_reset_data *p;
	296
	297	for (p = priv->data; p->id != UNIPHIER_RESET_ID_END; p++) {
	298	unsigned int val;
	299	int ret, asserted;
	300
	301	if (p->id != id)
	302	continue;
303
304	ret = regmap_read(priv->regmap, p->reg, &val);
305	if (ret)
306	return ret;
307
308	asserted = !!(val & BIT(p->bit));
309
310	if (p->flags & UNIPHIER_RESET_ACTIVE_LOW)
311	asserted = !asserted;
312
313	return asserted;
314	}
315
316	dev_err(priv->dev, "reset_id=%lu was not found\n", id);
317	return -EINVAL;
318	}
319
320	static const struct reset_control_ops uniphier_reset_ops = {
321	.assert = uniphier_reset_assert,
322	.deassert = uniphier_reset_deassert,
323	.status = uniphier_reset_status,
324	};
325
326	static int uniphier_reset_probe(struct platform_device *pdev)
327	{
328	struct device *dev = &pdev->dev;
329	struct uniphier_reset_priv *priv;
330	const struct uniphier_reset_data p, data;
331	struct regmap *regmap;
332	struct device_node *parent;
333	unsigned int nr_resets = 0;
334
335	data = of_device_get_match_data(dev);
336	if (WARN_ON(!data))
337	return -EINVAL;
338
339	parent = of_get_parent(dev->of_node); /* parent should be syscon node */
340	regmap = syscon_node_to_regmap(parent);
341	of_node_put(parent);
342	if (IS_ERR(regmap)) {
343	dev_err(dev, "failed to get regmap (error %ld)\n",
344	PTR_ERR(regmap));
345	return PTR_ERR(regmap);
346	}
347
348	priv = devm_kzalloc(dev, sizeof(*priv), GFP_KERNEL);
349	if (!priv)
350	return -ENOMEM;
351
352	for (p = data; p->id != UNIPHIER_RESET_ID_END; p++)
353	nr_resets = max(nr_resets, p->id + 1);
354
355	priv->rcdev.ops = &uniphier_reset_ops;
356	priv->rcdev.owner = dev->driver->owner;
357	priv->rcdev.of_node = dev->of_node;
358	priv->rcdev.nr_resets = nr_resets;
359	priv->dev = dev;
360	priv->regmap = regmap;
361	priv->data = data;
362
363	return devm_reset_controller_register(&pdev->dev, &priv->rcdev);
364	}
365
366	static const struct of_device_id uniphier_reset_match[] = {
367	/* System reset */
54e991b5 MY	368	{
54e991b5 MY	369	.compatible = "socionext,uniphier-ld4-reset",
5281036a	370	.data = uniphier_ld4_sys_reset_data,
54e991b5 MY	371	},
	372	{
	373	.compatible = "socionext,uniphier-pro4-reset",
	374	.data = uniphier_pro4_sys_reset_data,
	375	},
	376	{
	377	.compatible = "socionext,uniphier-sld8-reset",
5281036a	378	.data = uniphier_ld4_sys_reset_data,
54e991b5 MY	379	},
	380	{
	381	.compatible = "socionext,uniphier-pro5-reset",
	382	.data = uniphier_pro5_sys_reset_data,
	383	},
	384	{
	385	.compatible = "socionext,uniphier-pxs2-reset",
	386	.data = uniphier_pxs2_sys_reset_data,
	387	},
	388	{
	389	.compatible = "socionext,uniphier-ld11-reset",
	390	.data = uniphier_ld11_sys_reset_data,
	391	},
	392	{
	393	.compatible = "socionext,uniphier-ld20-reset",
	394	.data = uniphier_ld20_sys_reset_data,
	395	},
2a158f88 MY	396	{
	397	.compatible = "socionext,uniphier-pxs3-reset",
	398	.data = uniphier_pxs3_sys_reset_data,
	399	},
19eb4a47	400	/* Media I/O reset, SD reset */
54e991b5 MY	401	{
54e991b5 MY	402	.compatible = "socionext,uniphier-ld4-mio-reset",
5281036a	403	.data = uniphier_ld4_mio_reset_data,
54e991b5 MY	404	},
	405	{
	406	.compatible = "socionext,uniphier-pro4-mio-reset",
5281036a	407	.data = uniphier_ld4_mio_reset_data,
54e991b5 MY	408	},
	409	{
	410	.compatible = "socionext,uniphier-sld8-mio-reset",
5281036a	411	.data = uniphier_ld4_mio_reset_data,
54e991b5 MY	412	},
54e991b5 MY	413	{
19eb4a47 MY	414	.compatible = "socionext,uniphier-pro5-sd-reset",
19eb4a47 MY	415	.data = uniphier_pro5_sd_reset_data,
54e991b5 MY	416	},
54e991b5 MY	417	{
19eb4a47 MY	418	.compatible = "socionext,uniphier-pxs2-sd-reset",
19eb4a47 MY	419	.data = uniphier_pro5_sd_reset_data,
54e991b5 MY	420	},
	421	{
	422	.compatible = "socionext,uniphier-ld11-mio-reset",
5281036a	423	.data = uniphier_ld4_mio_reset_data,
54e991b5	424	},
88a7f523 MY	425	{
	426	.compatible = "socionext,uniphier-ld11-sd-reset",
	427	.data = uniphier_pro5_sd_reset_data,
	428	},
54e991b5	429	{
19eb4a47 MY	430	.compatible = "socionext,uniphier-ld20-sd-reset",
19eb4a47 MY	431	.data = uniphier_pro5_sd_reset_data,
54e991b5	432	},
2a158f88 MY	433	{
	434	.compatible = "socionext,uniphier-pxs3-sd-reset",
	435	.data = uniphier_pro5_sd_reset_data,
	436	},
54e991b5 MY	437	/* Peripheral reset */
	438	{
	439	.compatible = "socionext,uniphier-ld4-peri-reset",
	440	.data = uniphier_ld4_peri_reset_data,
	441	},
	442	{
	443	.compatible = "socionext,uniphier-pro4-peri-reset",
	444	.data = uniphier_pro4_peri_reset_data,
	445	},
	446	{
	447	.compatible = "socionext,uniphier-sld8-peri-reset",
	448	.data = uniphier_ld4_peri_reset_data,
	449	},
	450	{
	451	.compatible = "socionext,uniphier-pro5-peri-reset",
	452	.data = uniphier_pro4_peri_reset_data,
	453	},
	454	{
	455	.compatible = "socionext,uniphier-pxs2-peri-reset",
	456	.data = uniphier_pro4_peri_reset_data,
	457	},
	458	{
	459	.compatible = "socionext,uniphier-ld11-peri-reset",
	460	.data = uniphier_pro4_peri_reset_data,
	461	},
	462	{
	463	.compatible = "socionext,uniphier-ld20-peri-reset",
	464	.data = uniphier_pro4_peri_reset_data,
	465	},
2a158f88 MY	466	{
	467	.compatible = "socionext,uniphier-pxs3-peri-reset",
	468	.data = uniphier_pro4_peri_reset_data,
	469	},
ac0c735a KS	470	/* Analog signal amplifiers reset */
	471	{
	472	.compatible = "socionext,uniphier-ld11-adamv-reset",
	473	.data = uniphier_ld11_adamv_reset_data,
	474	},
	475	{
	476	.compatible = "socionext,uniphier-ld20-adamv-reset",
	477	.data = uniphier_ld11_adamv_reset_data,
	478	},
54e991b5 MY	479	{ /* sentinel */ }
	480	};
	481	MODULE_DEVICE_TABLE(of, uniphier_reset_match);
	482
	483	static struct platform_driver uniphier_reset_driver = {
	484	.probe = uniphier_reset_probe,
	485	.driver = {
	486	.name = "uniphier-reset",
	487	.of_match_table = uniphier_reset_match,
	488	},
	489	};
	490	module_platform_driver(uniphier_reset_driver);
	491
	492	MODULE_AUTHOR("Masahiro Yamada <yamada.masahiro@socionext.com>");
	493	MODULE_DESCRIPTION("UniPhier Reset Controller Driver");
	494	MODULE_LICENSE("GPL");