[linux-2.6-block.git] / drivers / pci / dwc / pcie-designware.h

/*
 * Synopsys DesignWare PCIe host controller driver
 *
 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
 *		http://www.samsung.com
 *
 * Author: Jingoo Han <jg1.han@samsung.com>
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License version 2 as
 * published by the Free Software Foundation.
 */

#ifndef _PCIE_DESIGNWARE_H
#define _PCIE_DESIGNWARE_H

#include <linux/irq.h>
#include <linux/msi.h>
#include <linux/pci.h>

#include <linux/pci-epc.h>
#include <linux/pci-epf.h>

/* Parameters for the waiting for link up routine */
#define LINK_WAIT_MAX_RETRIES		10
#define LINK_WAIT_USLEEP_MIN		90000
#define LINK_WAIT_USLEEP_MAX		100000

/* Parameters for the waiting for iATU enabled routine */
#define LINK_WAIT_MAX_IATU_RETRIES	5
#define LINK_WAIT_IATU_MIN		9000
#define LINK_WAIT_IATU_MAX		10000

/* Synopsys-specific PCIe configuration registers */
#define PCIE_PORT_LINK_CONTROL		0x710
#define PORT_LINK_MODE_MASK		(0x3f << 16)
#define PORT_LINK_MODE_1_LANES		(0x1 << 16)
#define PORT_LINK_MODE_2_LANES		(0x3 << 16)
#define PORT_LINK_MODE_4_LANES		(0x7 << 16)
#define PORT_LINK_MODE_8_LANES		(0xf << 16)

#define PCIE_LINK_WIDTH_SPEED_CONTROL	0x80C
#define PORT_LOGIC_SPEED_CHANGE		(0x1 << 17)
#define PORT_LOGIC_LINK_WIDTH_MASK	(0x1f << 8)
#define PORT_LOGIC_LINK_WIDTH_1_LANES	(0x1 << 8)
#define PORT_LOGIC_LINK_WIDTH_2_LANES	(0x2 << 8)
#define PORT_LOGIC_LINK_WIDTH_4_LANES	(0x4 << 8)
#define PORT_LOGIC_LINK_WIDTH_8_LANES	(0x8 << 8)

#define PCIE_MSI_ADDR_LO		0x820
#define PCIE_MSI_ADDR_HI		0x824
#define PCIE_MSI_INTR0_ENABLE		0x828
#define PCIE_MSI_INTR0_MASK		0x82C
#define PCIE_MSI_INTR0_STATUS		0x830

#define PCIE_ATU_VIEWPORT		0x900
#define PCIE_ATU_REGION_INBOUND		(0x1 << 31)
#define PCIE_ATU_REGION_OUTBOUND	(0x0 << 31)
#define PCIE_ATU_REGION_INDEX2		(0x2 << 0)
#define PCIE_ATU_REGION_INDEX1		(0x1 << 0)
#define PCIE_ATU_REGION_INDEX0		(0x0 << 0)
#define PCIE_ATU_CR1			0x904
#define PCIE_ATU_TYPE_MEM		(0x0 << 0)
#define PCIE_ATU_TYPE_IO		(0x2 << 0)
#define PCIE_ATU_TYPE_CFG0		(0x4 << 0)
#define PCIE_ATU_TYPE_CFG1		(0x5 << 0)
#define PCIE_ATU_CR2			0x908
#define PCIE_ATU_ENABLE			(0x1 << 31)
#define PCIE_ATU_BAR_MODE_ENABLE	(0x1 << 30)
#define PCIE_ATU_LOWER_BASE		0x90C
#define PCIE_ATU_UPPER_BASE		0x910
#define PCIE_ATU_LIMIT			0x914
#define PCIE_ATU_LOWER_TARGET		0x918
#define PCIE_ATU_BUS(x)			(((x) & 0xff) << 24)
#define PCIE_ATU_DEV(x)			(((x) & 0x1f) << 19)
#define PCIE_ATU_FUNC(x)		(((x) & 0x7) << 16)
#define PCIE_ATU_UPPER_TARGET		0x91C

#define PCIE_MISC_CONTROL_1_OFF		0x8BC
#define PCIE_DBI_RO_WR_EN		(0x1 << 0)

/*
 * iATU Unroll-specific register definitions
 * From 4.80 core version the address translation will be made by unroll
 */
#define PCIE_ATU_UNR_REGION_CTRL1	0x00
#define PCIE_ATU_UNR_REGION_CTRL2	0x04
#define PCIE_ATU_UNR_LOWER_BASE		0x08
#define PCIE_ATU_UNR_UPPER_BASE		0x0C
#define PCIE_ATU_UNR_LIMIT		0x10
#define PCIE_ATU_UNR_LOWER_TARGET	0x14
#define PCIE_ATU_UNR_UPPER_TARGET	0x18

/* Register address builder */
#define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region)	\
			((0x3 << 20) | ((region) << 9))

#define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region)				\
			((0x3 << 20) | ((region) << 9) | (0x1 << 8))

#define MSI_MESSAGE_CONTROL		0x52
#define MSI_CAP_MMC_SHIFT		1
#define MSI_CAP_MME_SHIFT		4
#define MSI_CAP_MME_MASK		(7 << MSI_CAP_MME_SHIFT)
#define MSI_MESSAGE_ADDR_L32		0x54
#define MSI_MESSAGE_ADDR_U32		0x58

/*
 * Maximum number of MSI IRQs can be 256 per controller. But keep
 * it 32 as of now. Probably we will never need more than 32. If needed,
 * then increment it in multiple of 32.
 */
#define MAX_MSI_IRQS			32
#define MAX_MSI_CTRLS			(MAX_MSI_IRQS / 32)

/* Maximum number of inbound/outbound iATUs */
#define MAX_IATU_IN			256
#define MAX_IATU_OUT			256

struct pcie_port;
struct dw_pcie;
struct dw_pcie_ep;

enum dw_pcie_region_type {
	DW_PCIE_REGION_UNKNOWN,
	DW_PCIE_REGION_INBOUND,
	DW_PCIE_REGION_OUTBOUND,
};

enum dw_pcie_device_mode {
	DW_PCIE_UNKNOWN_TYPE,
	DW_PCIE_EP_TYPE,
	DW_PCIE_LEG_EP_TYPE,
	DW_PCIE_RC_TYPE,
};

struct dw_pcie_host_ops {
	int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
	int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
	int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
			     unsigned int devfn, int where, int size, u32 *val);
	int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
			     unsigned int devfn, int where, int size, u32 val);
	int (*host_init)(struct pcie_port *pp);
	void (*msi_set_irq)(struct pcie_port *pp, int irq);
	void (*msi_clear_irq)(struct pcie_port *pp, int irq);
	phys_addr_t (*get_msi_addr)(struct pcie_port *pp);
	u32 (*get_msi_data)(struct pcie_port *pp, int pos);
	void (*scan_bus)(struct pcie_port *pp);
	int (*msi_host_init)(struct pcie_port *pp, struct msi_controller *chip);
};

struct pcie_port {
	u8			root_bus_nr;
	u64			cfg0_base;
	void __iomem		*va_cfg0_base;
	u32			cfg0_size;
	u64			cfg1_base;
	void __iomem		*va_cfg1_base;
	u32			cfg1_size;
	resource_size_t		io_base;
	phys_addr_t		io_bus_addr;
	u32			io_size;
	u64			mem_base;
	phys_addr_t		mem_bus_addr;
	u32			mem_size;
	struct resource		*cfg;
	struct resource		*io;
	struct resource		*mem;
	struct resource		*busn;
	int			irq;
	const struct dw_pcie_host_ops *ops;
	int			msi_irq;
	struct irq_domain	*irq_domain;
	unsigned long		msi_data;
	DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
};

enum dw_pcie_as_type {
	DW_PCIE_AS_UNKNOWN,
	DW_PCIE_AS_MEM,
	DW_PCIE_AS_IO,
};

struct dw_pcie_ep_ops {
	void	(*ep_init)(struct dw_pcie_ep *ep);
	int	(*raise_irq)(struct dw_pcie_ep *ep, enum pci_epc_irq_type type,
			     u8 interrupt_num);
};

struct dw_pcie_ep {
	struct pci_epc		*epc;
	struct dw_pcie_ep_ops	*ops;
	phys_addr_t		phys_base;
	size_t			addr_size;
	size_t			page_size;
	u8			bar_to_atu[6];
	phys_addr_t		*outbound_addr;
	unsigned long		*ib_window_map;
	unsigned long		*ob_window_map;
	u32			num_ib_windows;
	u32			num_ob_windows;
};

struct dw_pcie_ops {
	u64	(*cpu_addr_fixup)(u64 cpu_addr);
	u32	(*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
			    size_t size);
	void	(*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
			     size_t size, u32 val);
	int	(*link_up)(struct dw_pcie *pcie);
	int	(*start_link)(struct dw_pcie *pcie);
	void	(*stop_link)(struct dw_pcie *pcie);
};

struct dw_pcie {
	struct device		*dev;
	void __iomem		*dbi_base;
	void __iomem		*dbi_base2;
	u32			num_viewport;
	u8			iatu_unroll_enabled;
	struct pcie_port	pp;
	struct dw_pcie_ep	ep;
	const struct dw_pcie_ops *ops;
};

#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)

#define to_dw_pcie_from_ep(endpoint)   \
		container_of((endpoint), struct dw_pcie, ep)

int dw_pcie_read(void __iomem *addr, int size, u32 *val);
int dw_pcie_write(void __iomem *addr, int size, u32 val);

u32 __dw_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
		       size_t size);
void __dw_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
			 size_t size, u32 val);
int dw_pcie_link_up(struct dw_pcie *pci);
int dw_pcie_wait_for_link(struct dw_pcie *pci);
void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
			       int type, u64 cpu_addr, u64 pci_addr,
			       u32 size);
int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
			     u64 cpu_addr, enum dw_pcie_as_type as_type);
void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
			 enum dw_pcie_region_type type);
void dw_pcie_setup(struct dw_pcie *pci);

static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
}

static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
}

static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
}

static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
}

static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
}

static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
}

static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
}

static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
}

static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
{
	u32 reg;
	u32 val;

	reg = PCIE_MISC_CONTROL_1_OFF;
	val = dw_pcie_readl_dbi(pci, reg);
	val |= PCIE_DBI_RO_WR_EN;
	dw_pcie_writel_dbi(pci, reg, val);
}

static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
{
	u32 reg;
	u32 val;

	reg = PCIE_MISC_CONTROL_1_OFF;
	val = dw_pcie_readl_dbi(pci, reg);
	val &= ~PCIE_DBI_RO_WR_EN;
	dw_pcie_writel_dbi(pci, reg, val);
}

#ifdef CONFIG_PCIE_DW_HOST
irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
void dw_pcie_msi_init(struct pcie_port *pp);
void dw_pcie_setup_rc(struct pcie_port *pp);
int dw_pcie_host_init(struct pcie_port *pp);
#else
static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
{
	return IRQ_NONE;
}

static inline void dw_pcie_msi_init(struct pcie_port *pp)
{
}

static inline void dw_pcie_setup_rc(struct pcie_port *pp)
{
}

static inline int dw_pcie_host_init(struct pcie_port *pp)
{
	return 0;
}
#endif

#ifdef CONFIG_PCIE_DW_EP
void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
int dw_pcie_ep_init(struct dw_pcie_ep *ep);
void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
#else
static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
{
}

static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
{
	return 0;
}

static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
{
}
#endif
#endif /* _PCIE_DESIGNWARE_H */
Commit	Line	Data
4b1ced84	1	/*
96291d56	2	* Synopsys DesignWare PCIe host controller driver
4b1ced84 JH	3	*
	4	* Copyright (C) 2013 Samsung Electronics Co., Ltd.
	5	* http://www.samsung.com
	6	*
	7	* Author: Jingoo Han <jg1.han@samsung.com>
	8	*
	9	* This program is free software; you can redistribute it and/or modify
	10	* it under the terms of the GNU General Public License version 2 as
	11	* published by the Free Software Foundation.
	12	*/
	13
18edf451 SJ	14	#ifndef _PCIE_DESIGNWARE_H
	15	#define _PCIE_DESIGNWARE_H
	16
feb85d9b KVA	17	#include <linux/irq.h>
	18	#include <linux/msi.h>
	19	#include <linux/pci.h>
	20
f8aed6ec KVA	21	#include <linux/pci-epc.h>
	22	#include <linux/pci-epf.h>
	23
b90dc392 KVA	24	/* Parameters for the waiting for link up routine */
	25	#define LINK_WAIT_MAX_RETRIES 10
	26	#define LINK_WAIT_USLEEP_MIN 90000
	27	#define LINK_WAIT_USLEEP_MAX 100000
	28
	29	/* Parameters for the waiting for iATU enabled routine */
	30	#define LINK_WAIT_MAX_IATU_RETRIES 5
	31	#define LINK_WAIT_IATU_MIN 9000
	32	#define LINK_WAIT_IATU_MAX 10000
	33
	34	/* Synopsys-specific PCIe configuration registers */
	35	#define PCIE_PORT_LINK_CONTROL 0x710
	36	#define PORT_LINK_MODE_MASK (0x3f << 16)
	37	#define PORT_LINK_MODE_1_LANES (0x1 << 16)
	38	#define PORT_LINK_MODE_2_LANES (0x3 << 16)
	39	#define PORT_LINK_MODE_4_LANES (0x7 << 16)
	40	#define PORT_LINK_MODE_8_LANES (0xf << 16)
	41
	42	#define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C
	43	#define PORT_LOGIC_SPEED_CHANGE (0x1 << 17)
	44	#define PORT_LOGIC_LINK_WIDTH_MASK (0x1f << 8)
	45	#define PORT_LOGIC_LINK_WIDTH_1_LANES (0x1 << 8)
	46	#define PORT_LOGIC_LINK_WIDTH_2_LANES (0x2 << 8)
	47	#define PORT_LOGIC_LINK_WIDTH_4_LANES (0x4 << 8)
	48	#define PORT_LOGIC_LINK_WIDTH_8_LANES (0x8 << 8)
	49
	50	#define PCIE_MSI_ADDR_LO 0x820
	51	#define PCIE_MSI_ADDR_HI 0x824
	52	#define PCIE_MSI_INTR0_ENABLE 0x828
	53	#define PCIE_MSI_INTR0_MASK 0x82C
	54	#define PCIE_MSI_INTR0_STATUS 0x830
	55
	56	#define PCIE_ATU_VIEWPORT 0x900
	57	#define PCIE_ATU_REGION_INBOUND (0x1 << 31)
	58	#define PCIE_ATU_REGION_OUTBOUND (0x0 << 31)
	59	#define PCIE_ATU_REGION_INDEX2 (0x2 << 0)
	60	#define PCIE_ATU_REGION_INDEX1 (0x1 << 0)
	61	#define PCIE_ATU_REGION_INDEX0 (0x0 << 0)
	62	#define PCIE_ATU_CR1 0x904
	63	#define PCIE_ATU_TYPE_MEM (0x0 << 0)
	64	#define PCIE_ATU_TYPE_IO (0x2 << 0)
	65	#define PCIE_ATU_TYPE_CFG0 (0x4 << 0)
	66	#define PCIE_ATU_TYPE_CFG1 (0x5 << 0)
	67	#define PCIE_ATU_CR2 0x908
	68	#define PCIE_ATU_ENABLE (0x1 << 31)
	69	#define PCIE_ATU_BAR_MODE_ENABLE (0x1 << 30)
	70	#define PCIE_ATU_LOWER_BASE 0x90C
	71	#define PCIE_ATU_UPPER_BASE 0x910
	72	#define PCIE_ATU_LIMIT 0x914
	73	#define PCIE_ATU_LOWER_TARGET 0x918
	74	#define PCIE_ATU_BUS(x) (((x) & 0xff) << 24)
	75	#define PCIE_ATU_DEV(x) (((x) & 0x1f) << 19)
	76	#define PCIE_ATU_FUNC(x) (((x) & 0x7) << 16)
	77	#define PCIE_ATU_UPPER_TARGET 0x91C
	78
e44abfed HZ	79	#define PCIE_MISC_CONTROL_1_OFF 0x8BC
	80	#define PCIE_DBI_RO_WR_EN (0x1 << 0)
	81
b90dc392 KVA	82	/*
	83	* iATU Unroll-specific register definitions
	84	* From 4.80 core version the address translation will be made by unroll
	85	*/
	86	#define PCIE_ATU_UNR_REGION_CTRL1 0x00
	87	#define PCIE_ATU_UNR_REGION_CTRL2 0x04
	88	#define PCIE_ATU_UNR_LOWER_BASE 0x08
	89	#define PCIE_ATU_UNR_UPPER_BASE 0x0C
	90	#define PCIE_ATU_UNR_LIMIT 0x10
	91	#define PCIE_ATU_UNR_LOWER_TARGET 0x14
	92	#define PCIE_ATU_UNR_UPPER_TARGET 0x18
	93
	94	/* Register address builder */
	95	#define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \
	96	((0x3 << 20) \| ((region) << 9))
	97
f8aed6ec KVA	98	#define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \
	99	((0x3 << 20) \| ((region) << 9) \| (0x1 << 8))
	100
	101	#define MSI_MESSAGE_CONTROL 0x52
	102	#define MSI_CAP_MMC_SHIFT 1
	103	#define MSI_CAP_MME_SHIFT 4
	104	#define MSI_CAP_MME_MASK (7 << MSI_CAP_MME_SHIFT)
	105	#define MSI_MESSAGE_ADDR_L32 0x54
	106	#define MSI_MESSAGE_ADDR_U32 0x58
	107
f342d940 JH	108	/*
	109	* Maximum number of MSI IRQs can be 256 per controller. But keep
	110	* it 32 as of now. Probably we will never need more than 32. If needed,
	111	* then increment it in multiple of 32.
	112	*/
	113	#define MAX_MSI_IRQS 32
	114	#define MAX_MSI_CTRLS (MAX_MSI_IRQS / 32)
	115
ad4a5bec NC	116	/* Maximum number of inbound/outbound iATUs */
	117	#define MAX_IATU_IN 256
	118	#define MAX_IATU_OUT 256
	119
442ec4c0 KVA	120	struct pcie_port;
442ec4c0 KVA	121	struct dw_pcie;
f8aed6ec KVA	122	struct dw_pcie_ep;
	123
	124	enum dw_pcie_region_type {
	125	DW_PCIE_REGION_UNKNOWN,
	126	DW_PCIE_REGION_INBOUND,
	127	DW_PCIE_REGION_OUTBOUND,
	128	};
442ec4c0	129
608793e2 KVA	130	enum dw_pcie_device_mode {
	131	DW_PCIE_UNKNOWN_TYPE,
	132	DW_PCIE_EP_TYPE,
	133	DW_PCIE_LEG_EP_TYPE,
	134	DW_PCIE_RC_TYPE,
	135	};
	136
442ec4c0 KVA	137	struct dw_pcie_host_ops {
	138	int (rd_own_conf)(struct pcie_port pp, int where, int size, u32 *val);
	139	int (wr_own_conf)(struct pcie_port pp, int where, int size, u32 val);
	140	int (rd_other_conf)(struct pcie_port pp, struct pci_bus *bus,
	141	unsigned int devfn, int where, int size, u32 *val);
	142	int (wr_other_conf)(struct pcie_port pp, struct pci_bus *bus,
	143	unsigned int devfn, int where, int size, u32 val);
4a301766	144	int (host_init)(struct pcie_port pp);
442ec4c0 KVA	145	void (msi_set_irq)(struct pcie_port pp, int irq);
	146	void (msi_clear_irq)(struct pcie_port pp, int irq);
	147	phys_addr_t (get_msi_addr)(struct pcie_port pp);
	148	u32 (get_msi_data)(struct pcie_port pp, int pos);
	149	void (scan_bus)(struct pcie_port pp);
	150	int (msi_host_init)(struct pcie_port pp, struct msi_controller *chip);
	151	};
	152
4b1ced84	153	struct pcie_port {
4b1ced84	154	u8 root_bus_nr;
4b1ced84 JH	155	u64 cfg0_base;
4b1ced84 JH	156	void __iomem *va_cfg0_base;
adf70fc0	157	u32 cfg0_size;
4b1ced84 JH	158	u64 cfg1_base;
4b1ced84 JH	159	void __iomem *va_cfg1_base;
adf70fc0	160	u32 cfg1_size;
0021d22b	161	resource_size_t io_base;
adf70fc0 PA	162	phys_addr_t io_bus_addr;
adf70fc0 PA	163	u32 io_size;
4b1ced84	164	u64 mem_base;
adf70fc0 PA	165	phys_addr_t mem_bus_addr;
adf70fc0 PA	166	u32 mem_size;
0021d22b ZW	167	struct resource *cfg;
	168	struct resource *io;
	169	struct resource *mem;
	170	struct resource *busn;
4b1ced84	171	int irq;
4ab2e7c0	172	const struct dw_pcie_host_ops *ops;
f342d940	173	int msi_irq;
904d0e78	174	struct irq_domain *irq_domain;
f342d940 JH	175	unsigned long msi_data;
f342d940 JH	176	DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
4b1ced84 JH	177	};
4b1ced84 JH	178
f8aed6ec KVA	179	enum dw_pcie_as_type {
	180	DW_PCIE_AS_UNKNOWN,
	181	DW_PCIE_AS_MEM,
	182	DW_PCIE_AS_IO,
	183	};
	184
	185	struct dw_pcie_ep_ops {
	186	void (ep_init)(struct dw_pcie_ep ep);
	187	int (raise_irq)(struct dw_pcie_ep ep, enum pci_epc_irq_type type,
	188	u8 interrupt_num);
	189	};
	190
	191	struct dw_pcie_ep {
	192	struct pci_epc *epc;
	193	struct dw_pcie_ep_ops *ops;
	194	phys_addr_t phys_base;
	195	size_t addr_size;
a937fe08	196	size_t page_size;
f8aed6ec KVA	197	u8 bar_to_atu[6];
f8aed6ec KVA	198	phys_addr_t *outbound_addr;
ad4a5bec NC	199	unsigned long *ib_window_map;
ad4a5bec NC	200	unsigned long *ob_window_map;
f8aed6ec KVA	201	u32 num_ib_windows;
	202	u32 num_ob_windows;
	203	};
	204
442ec4c0	205	struct dw_pcie_ops {
a660083e	206	u64 (*cpu_addr_fixup)(u64 cpu_addr);
a509d7d9 KVA	207	u32 (read_dbi)(struct dw_pcie pcie, void __iomem *base, u32 reg,
	208	size_t size);
	209	void (write_dbi)(struct dw_pcie pcie, void __iomem *base, u32 reg,
	210	size_t size, u32 val);
442ec4c0	211	int (link_up)(struct dw_pcie pcie);
f8aed6ec KVA	212	int (start_link)(struct dw_pcie pcie);
f8aed6ec KVA	213	void (stop_link)(struct dw_pcie pcie);
4b1ced84 JH	214	};
4b1ced84 JH	215
442ec4c0 KVA	216	struct dw_pcie {
	217	struct device *dev;
	218	void __iomem *dbi_base;
f8aed6ec	219	void __iomem *dbi_base2;
442ec4c0 KVA	220	u32 num_viewport;
	221	u8 iatu_unroll_enabled;
	222	struct pcie_port pp;
f8aed6ec	223	struct dw_pcie_ep ep;
442ec4c0 KVA	224	const struct dw_pcie_ops *ops;
	225	};
	226
	227	#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
	228
f8aed6ec KVA	229	#define to_dw_pcie_from_ep(endpoint) \
	230	container_of((endpoint), struct dw_pcie, ep)
	231
19ce01cc KVA	232	int dw_pcie_read(void __iomem addr, int size, u32 val);
19ce01cc KVA	233	int dw_pcie_write(void __iomem *addr, int size, u32 val);
18edf451	234
a509d7d9 KVA	235	u32 __dw_pcie_read_dbi(struct dw_pcie pci, void __iomem base, u32 reg,
	236	size_t size);
	237	void __dw_pcie_write_dbi(struct dw_pcie pci, void __iomem base, u32 reg,
	238	size_t size, u32 val);
442ec4c0 KVA	239	int dw_pcie_link_up(struct dw_pcie *pci);
442ec4c0 KVA	240	int dw_pcie_wait_for_link(struct dw_pcie *pci);
feb85d9b KVA	241	void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
	242	int type, u64 cpu_addr, u64 pci_addr,
	243	u32 size);
f8aed6ec KVA	244	int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
	245	u64 cpu_addr, enum dw_pcie_as_type as_type);
	246	void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
	247	enum dw_pcie_region_type type);
feb85d9b	248	void dw_pcie_setup(struct dw_pcie *pci);
a0560209	249
b50b2db2 KVA	250	static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
b50b2db2 KVA	251	{
a509d7d9	252	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
b50b2db2 KVA	253	}
	254
	255	static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
	256	{
a509d7d9	257	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
b50b2db2 KVA	258	}
b50b2db2 KVA	259
f8aed6ec KVA	260	static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
	261	{
	262	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
	263	}
	264
	265	static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
	266	{
	267	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
	268	}
	269
	270	static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
	271	{
	272	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
	273	}
	274
	275	static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
	276	{
	277	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
	278	}
	279
	280	static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
	281	{
	282	__dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
	283	}
	284
	285	static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
	286	{
	287	return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
	288	}
	289
e44abfed HZ	290	static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
	291	{
	292	u32 reg;
	293	u32 val;
	294
	295	reg = PCIE_MISC_CONTROL_1_OFF;
	296	val = dw_pcie_readl_dbi(pci, reg);
	297	val \|= PCIE_DBI_RO_WR_EN;
	298	dw_pcie_writel_dbi(pci, reg, val);
	299	}
	300
	301	static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
	302	{
	303	u32 reg;
	304	u32 val;
	305
	306	reg = PCIE_MISC_CONTROL_1_OFF;
	307	val = dw_pcie_readl_dbi(pci, reg);
	308	val &= ~PCIE_DBI_RO_WR_EN;
	309	dw_pcie_writel_dbi(pci, reg, val);
	310	}
	311
a0560209 KVA	312	#ifdef CONFIG_PCIE_DW_HOST
	313	irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
	314	void dw_pcie_msi_init(struct pcie_port *pp);
	315	void dw_pcie_setup_rc(struct pcie_port *pp);
	316	int dw_pcie_host_init(struct pcie_port *pp);
	317	#else
	318	static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
	319	{
	320	return IRQ_NONE;
	321	}
	322
	323	static inline void dw_pcie_msi_init(struct pcie_port *pp)
	324	{
	325	}
	326
	327	static inline void dw_pcie_setup_rc(struct pcie_port *pp)
	328	{
	329	}
	330
	331	static inline int dw_pcie_host_init(struct pcie_port *pp)
	332	{
	333	return 0;
	334	}
	335	#endif
f8aed6ec KVA	336
	337	#ifdef CONFIG_PCIE_DW_EP
	338	void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
	339	int dw_pcie_ep_init(struct dw_pcie_ep *ep);
	340	void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
	341	#else
	342	static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
	343	{
	344	}
	345
	346	static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
	347	{
	348	return 0;
	349	}
	350
	351	static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
	352	{
	353	}
	354	#endif
18edf451	355	#endif /* _PCIE_DESIGNWARE_H */