Commit | Line | Data |
---|---|---|
e8cb0fe6 SP |
1 | NOTE: |
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3 | This document is maintained by SeongJae Park <sj38.park@gmail.com>. | |
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6 | ||
7 | Please also note that the purpose of this file is to be easier to | |
8 | read for non English (read: Korean) speakers and is not intended as | |
9 | a fork. So if you have any comments or updates for this file please | |
10 | update the original English file first. The English version is | |
11 | definitive, and readers should look there if they have any doubt. | |
12 | ||
13 | =================================== | |
14 | 이 문서는 | |
15 | Documentation/memory-barriers.txt | |
16 | 의 한글 번역입니다. | |
17 | ||
18 | 역자: 박성재 <sj38.park@gmail.com> | |
19 | =================================== | |
20 | ||
21 | ||
22 | ========================= | |
23 | 리눅스 커널 메모리 배리어 | |
24 | ========================= | |
25 | ||
26 | 저자: David Howells <dhowells@redhat.com> | |
27 | Paul E. McKenney <paulmck@linux.vnet.ibm.com> | |
28 | Will Deacon <will.deacon@arm.com> | |
29 | Peter Zijlstra <peterz@infradead.org> | |
30 | ||
31 | ======== | |
32 | 면책조항 | |
33 | ======== | |
34 | ||
35 | 이 문서는 명세서가 아닙니다; 이 문서는 완벽하지 않은데, 간결성을 위해 의도된 | |
36 | 부분도 있고, 의도하진 않았지만 사람에 의해 쓰였다보니 불완전한 부분도 있습니다. | |
37 | 이 문서는 리눅스에서 제공하는 다양한 메모리 배리어들을 사용하기 위한 | |
38 | 안내서입니다만, 뭔가 이상하다 싶으면 (그런게 많을 겁니다) 질문을 부탁드립니다. | |
39 | ||
40 | 다시 말하지만, 이 문서는 리눅스가 하드웨어에 기대하는 사항에 대한 명세서가 | |
41 | 아닙니다. | |
42 | ||
43 | 이 문서의 목적은 두가지입니다: | |
44 | ||
45 | (1) 어떤 특정 배리어에 대해 기대할 수 있는 최소한의 기능을 명세하기 위해서, | |
46 | 그리고 | |
47 | ||
48 | (2) 사용 가능한 배리어들에 대해 어떻게 사용해야 하는지에 대한 안내를 제공하기 | |
49 | 위해서. | |
50 | ||
51 | 어떤 아키텍쳐는 특정한 배리어들에 대해서는 여기서 이야기하는 최소한의 | |
52 | 요구사항들보다 많은 기능을 제공할 수도 있습니다만, 여기서 이야기하는 | |
53 | 요구사항들을 충족하지 않는 아키텍쳐가 있다면 그 아키텍쳐가 잘못된 것이란 점을 | |
54 | 알아두시기 바랍니다. | |
55 | ||
56 | 또한, 특정 아키텍쳐에서 일부 배리어는 해당 아키텍쳐의 특수한 동작 방식으로 인해 | |
57 | 해당 배리어의 명시적 사용이 불필요해서 no-op 이 될수도 있음을 알아두시기 | |
58 | 바랍니다. | |
59 | ||
60 | 역자: 본 번역 역시 완벽하지 않은데, 이 역시 부분적으로는 의도된 것이기도 | |
61 | 합니다. 여타 기술 문서들이 그렇듯 완벽한 이해를 위해서는 번역문과 원문을 함께 | |
62 | 읽으시되 번역문을 하나의 가이드로 활용하시길 추천드리며, 발견되는 오역 등에 | |
63 | 대해서는 언제든 의견을 부탁드립니다. 과한 번역으로 인한 오해를 최소화하기 위해 | |
64 | 애매한 부분이 있을 경우에는 어색함이 있더라도 원래의 용어를 차용합니다. | |
65 | ||
66 | ||
67 | ===== | |
68 | 목차: | |
69 | ===== | |
70 | ||
71 | (*) 추상 메모리 액세스 모델. | |
72 | ||
73 | - 디바이스 오퍼레이션. | |
74 | - 보장사항. | |
75 | ||
76 | (*) 메모리 배리어란 무엇인가? | |
77 | ||
78 | - 메모리 배리어의 종류. | |
79 | - 메모리 배리어에 대해 가정해선 안될 것. | |
80 | - 데이터 의존성 배리어. | |
81 | - 컨트롤 의존성. | |
82 | - SMP 배리어 짝맞추기. | |
83 | - 메모리 배리어 시퀀스의 예. | |
84 | - 읽기 메모리 배리어 vs 로드 예측. | |
85 | - 이행성 | |
86 | ||
87 | (*) 명시적 커널 배리어. | |
88 | ||
89 | - 컴파일러 배리어. | |
90 | - CPU 메모리 배리어. | |
91 | - MMIO 쓰기 배리어. | |
92 | ||
93 | (*) 암묵적 커널 메모리 배리어. | |
94 | ||
95 | - 락 Acquisition 함수. | |
96 | - 인터럽트 비활성화 함수. | |
97 | - 슬립과 웨이크업 함수. | |
98 | - 그외의 함수들. | |
99 | ||
100 | (*) CPU 간 ACQUIRING 배리어의 효과. | |
101 | ||
102 | - Acquire vs 메모리 액세스. | |
103 | - Acquire vs I/O 액세스. | |
104 | ||
105 | (*) 메모리 배리어가 필요한 곳 | |
106 | ||
107 | - 프로세서간 상호 작용. | |
108 | - 어토믹 오퍼레이션. | |
109 | - 디바이스 액세스. | |
110 | - 인터럽트. | |
111 | ||
112 | (*) 커널 I/O 배리어의 효과. | |
113 | ||
114 | (*) 가정되는 가장 완화된 실행 순서 모델. | |
115 | ||
116 | (*) CPU 캐시의 영향. | |
117 | ||
118 | - 캐시 일관성. | |
119 | - 캐시 일관성 vs DMA. | |
120 | - 캐시 일관성 vs MMIO. | |
121 | ||
122 | (*) CPU 들이 저지르는 일들. | |
123 | ||
124 | - 그리고, Alpha 가 있다. | |
125 | - 가상 머신 게스트. | |
126 | ||
127 | (*) 사용 예. | |
128 | ||
129 | - 순환식 버퍼. | |
130 | ||
131 | (*) 참고 문헌. | |
132 | ||
133 | ||
134 | ======================= | |
135 | 추상 메모리 액세스 모델 | |
136 | ======================= | |
137 | ||
138 | 다음과 같이 추상화된 시스템 모델을 생각해 봅시다: | |
139 | ||
140 | : : | |
141 | : : | |
142 | : : | |
143 | +-------+ : +--------+ : +-------+ | |
144 | | | : | | : | | | |
145 | | | : | | : | | | |
146 | | CPU 1 |<----->| Memory |<----->| CPU 2 | | |
147 | | | : | | : | | | |
148 | | | : | | : | | | |
149 | +-------+ : +--------+ : +-------+ | |
150 | ^ : ^ : ^ | |
151 | | : | : | | |
152 | | : | : | | |
153 | | : v : | | |
154 | | : +--------+ : | | |
155 | | : | | : | | |
156 | | : | | : | | |
157 | +---------->| Device |<----------+ | |
158 | : | | : | |
159 | : | | : | |
160 | : +--------+ : | |
161 | : : | |
162 | ||
163 | 프로그램은 여러 메모리 액세스 오퍼레이션을 발생시키고, 각각의 CPU 는 그런 | |
164 | 프로그램들을 실행합니다. 추상화된 CPU 모델에서 메모리 오퍼레이션들의 순서는 | |
165 | 매우 완화되어 있고, CPU 는 프로그램이 인과관계를 어기지 않는 상태로 관리된다고 | |
166 | 보일 수만 있다면 메모리 오퍼레이션을 자신이 원하는 어떤 순서대로든 재배치해 | |
167 | 동작시킬 수 있습니다. 비슷하게, 컴파일러 또한 프로그램의 정상적 동작을 해치지 | |
168 | 않는 한도 내에서는 어떤 순서로든 자신이 원하는 대로 인스트럭션을 재배치 할 수 | |
169 | 있습니다. | |
170 | ||
171 | 따라서 위의 다이어그램에서 한 CPU가 동작시키는 메모리 오퍼레이션이 만들어내는 | |
172 | 변화는 해당 오퍼레이션이 CPU 와 시스템의 다른 부분들 사이의 인터페이스(점선)를 | |
173 | 지나가면서 시스템의 나머지 부분들에 인지됩니다. | |
174 | ||
175 | ||
176 | 예를 들어, 다음의 일련의 이벤트들을 생각해 봅시다: | |
177 | ||
178 | CPU 1 CPU 2 | |
179 | =============== =============== | |
180 | { A == 1; B == 2 } | |
181 | A = 3; x = B; | |
182 | B = 4; y = A; | |
183 | ||
184 | 다이어그램의 가운데에 위치한 메모리 시스템에 보여지게 되는 액세스들은 다음의 총 | |
185 | 24개의 조합으로 재구성될 수 있습니다: | |
186 | ||
187 | STORE A=3, STORE B=4, y=LOAD A->3, x=LOAD B->4 | |
188 | STORE A=3, STORE B=4, x=LOAD B->4, y=LOAD A->3 | |
189 | STORE A=3, y=LOAD A->3, STORE B=4, x=LOAD B->4 | |
190 | STORE A=3, y=LOAD A->3, x=LOAD B->2, STORE B=4 | |
191 | STORE A=3, x=LOAD B->2, STORE B=4, y=LOAD A->3 | |
192 | STORE A=3, x=LOAD B->2, y=LOAD A->3, STORE B=4 | |
193 | STORE B=4, STORE A=3, y=LOAD A->3, x=LOAD B->4 | |
194 | STORE B=4, ... | |
195 | ... | |
196 | ||
197 | 따라서 다음의 네가지 조합의 값들이 나올 수 있습니다: | |
198 | ||
199 | x == 2, y == 1 | |
200 | x == 2, y == 3 | |
201 | x == 4, y == 1 | |
202 | x == 4, y == 3 | |
203 | ||
204 | ||
205 | 한발 더 나아가서, 한 CPU 가 메모리 시스템에 반영한 스토어 오퍼레이션들의 결과는 | |
206 | 다른 CPU 에서의 로드 오퍼레이션을 통해 인지되는데, 이 때 스토어가 반영된 순서와 | |
207 | 다른 순서로 인지될 수도 있습니다. | |
208 | ||
209 | ||
210 | 예로, 아래의 일련의 이벤트들을 생각해 봅시다: | |
211 | ||
212 | CPU 1 CPU 2 | |
213 | =============== =============== | |
214 | { A == 1, B == 2, C == 3, P == &A, Q == &C } | |
215 | B = 4; Q = P; | |
216 | P = &B D = *Q; | |
217 | ||
218 | D 로 읽혀지는 값은 CPU 2 에서 P 로부터 읽혀진 주소값에 의존적이기 때문에 여기엔 | |
219 | 분명한 데이터 의존성이 있습니다. 하지만 이 이벤트들의 실행 결과로는 아래의 | |
220 | 결과들이 모두 나타날 수 있습니다: | |
221 | ||
222 | (Q == &A) and (D == 1) | |
223 | (Q == &B) and (D == 2) | |
224 | (Q == &B) and (D == 4) | |
225 | ||
226 | CPU 2 는 *Q 의 로드를 요청하기 전에 P 를 Q 에 넣기 때문에 D 에 C 를 집어넣는 | |
227 | 일은 없음을 알아두세요. | |
228 | ||
229 | ||
230 | 디바이스 오퍼레이션 | |
231 | ------------------- | |
232 | ||
233 | 일부 디바이스는 자신의 컨트롤 인터페이스를 메모리의 특정 영역으로 매핑해서 | |
234 | 제공하는데(Memory mapped I/O), 해당 컨트롤 레지스터에 접근하는 순서는 매우 | |
235 | 중요합니다. 예를 들어, 어드레스 포트 레지스터 (A) 와 데이터 포트 레지스터 (D) | |
236 | 를 통해 접근되는 내부 레지스터 집합을 갖는 이더넷 카드를 생각해 봅시다. 내부의 | |
237 | 5번 레지스터를 읽기 위해 다음의 코드가 사용될 수 있습니다: | |
238 | ||
239 | *A = 5; | |
240 | x = *D; | |
241 | ||
242 | 하지만, 이건 다음의 두 조합 중 하나로 만들어질 수 있습니다: | |
243 | ||
244 | STORE *A = 5, x = LOAD *D | |
245 | x = LOAD *D, STORE *A = 5 | |
246 | ||
247 | 두번째 조합은 데이터를 읽어온 _후에_ 주소를 설정하므로, 오동작을 일으킬 겁니다. | |
248 | ||
249 | ||
250 | 보장사항 | |
251 | -------- | |
252 | ||
253 | CPU 에게 기대할 수 있는 최소한의 보장사항 몇가지가 있습니다: | |
254 | ||
255 | (*) 어떤 CPU 든, 의존성이 존재하는 메모리 액세스들은 해당 CPU 자신에게 | |
256 | 있어서는 순서대로 메모리 시스템에 수행 요청됩니다. 즉, 다음에 대해서: | |
257 | ||
258 | Q = READ_ONCE(P); smp_read_barrier_depends(); D = READ_ONCE(*Q); | |
259 | ||
260 | CPU 는 다음과 같은 메모리 오퍼레이션 시퀀스를 수행 요청합니다: | |
261 | ||
262 | Q = LOAD P, D = LOAD *Q | |
263 | ||
264 | 그리고 그 시퀀스 내에서의 순서는 항상 지켜집니다. 대부분의 시스템에서 | |
265 | smp_read_barrier_depends() 는 아무일도 안하지만 DEC Alpha 에서는 | |
266 | 명시적으로 사용되어야 합니다. 보통의 경우에는 smp_read_barrier_depends() | |
267 | 를 직접 사용하는 대신 rcu_dereference() 같은 것들을 사용해야 함을 | |
268 | 알아두세요. | |
269 | ||
270 | (*) 특정 CPU 내에서 겹치는 영역의 메모리에 행해지는 로드와 스토어 들은 해당 | |
271 | CPU 안에서는 순서가 바뀌지 않은 것으로 보여집니다. 즉, 다음에 대해서: | |
272 | ||
273 | a = READ_ONCE(*X); WRITE_ONCE(*X, b); | |
274 | ||
275 | CPU 는 다음의 메모리 오퍼레이션 시퀀스만을 메모리에 요청할 겁니다: | |
276 | ||
277 | a = LOAD *X, STORE *X = b | |
278 | ||
279 | 그리고 다음에 대해서는: | |
280 | ||
281 | WRITE_ONCE(*X, c); d = READ_ONCE(*X); | |
282 | ||
283 | CPU 는 다음의 수행 요청만을 만들어 냅니다: | |
284 | ||
285 | STORE *X = c, d = LOAD *X | |
286 | ||
287 | (로드 오퍼레이션과 스토어 오퍼레이션이 겹치는 메모리 영역에 대해 | |
288 | 수행된다면 해당 오퍼레이션들은 겹친다고 표현됩니다). | |
289 | ||
290 | 그리고 _반드시_ 또는 _절대로_ 가정하거나 가정하지 말아야 하는 것들이 있습니다: | |
291 | ||
292 | (*) 컴파일러가 READ_ONCE() 나 WRITE_ONCE() 로 보호되지 않은 메모리 액세스를 | |
293 | 당신이 원하는 대로 할 것이라는 가정은 _절대로_ 해선 안됩니다. 그것들이 | |
294 | 없다면, 컴파일러는 컴파일러 배리어 섹션에서 다루게 될, 모든 "창의적인" | |
295 | 변경들을 만들어낼 권한을 갖게 됩니다. | |
296 | ||
297 | (*) 개별적인 로드와 스토어들이 주어진 순서대로 요청될 것이라는 가정은 _절대로_ | |
298 | 하지 말아야 합니다. 이 말은 곧: | |
299 | ||
300 | X = *A; Y = *B; *D = Z; | |
301 | ||
302 | 는 다음의 것들 중 어느 것으로든 만들어질 수 있다는 의미입니다: | |
303 | ||
304 | X = LOAD *A, Y = LOAD *B, STORE *D = Z | |
305 | X = LOAD *A, STORE *D = Z, Y = LOAD *B | |
306 | Y = LOAD *B, X = LOAD *A, STORE *D = Z | |
307 | Y = LOAD *B, STORE *D = Z, X = LOAD *A | |
308 | STORE *D = Z, X = LOAD *A, Y = LOAD *B | |
309 | STORE *D = Z, Y = LOAD *B, X = LOAD *A | |
310 | ||
311 | (*) 겹치는 메모리 액세스들은 합쳐지거나 버려질 수 있음을 _반드시_ 가정해야 | |
312 | 합니다. 다음의 코드는: | |
313 | ||
314 | X = *A; Y = *(A + 4); | |
315 | ||
316 | 다음의 것들 중 뭐든 될 수 있습니다: | |
317 | ||
318 | X = LOAD *A; Y = LOAD *(A + 4); | |
319 | Y = LOAD *(A + 4); X = LOAD *A; | |
320 | {X, Y} = LOAD {*A, *(A + 4) }; | |
321 | ||
322 | 그리고: | |
323 | ||
324 | *A = X; *(A + 4) = Y; | |
325 | ||
326 | 는 다음 중 뭐든 될 수 있습니다: | |
327 | ||
328 | STORE *A = X; STORE *(A + 4) = Y; | |
329 | STORE *(A + 4) = Y; STORE *A = X; | |
330 | STORE {*A, *(A + 4) } = {X, Y}; | |
331 | ||
332 | 그리고 보장사항에 반대되는 것들(anti-guarantees)이 있습니다: | |
333 | ||
334 | (*) 이 보장사항들은 bitfield 에는 적용되지 않는데, 컴파일러들은 bitfield 를 | |
335 | 수정하는 코드를 생성할 때 원자성 없는(non-atomic) 읽고-수정하고-쓰는 | |
336 | 인스트럭션들의 조합을 만드는 경우가 많기 때문입니다. 병렬 알고리즘의 | |
337 | 동기화에 bitfield 를 사용하려 하지 마십시오. | |
338 | ||
339 | (*) bitfield 들이 여러 락으로 보호되는 경우라 하더라도, 하나의 bitfield 의 | |
340 | 모든 필드들은 하나의 락으로 보호되어야 합니다. 만약 한 bitfield 의 두 | |
341 | 필드가 서로 다른 락으로 보호된다면, 컴파일러의 원자성 없는 | |
342 | 읽고-수정하고-쓰는 인스트럭션 조합은 한 필드에의 업데이트가 근처의 | |
343 | 필드에도 영향을 끼치게 할 수 있습니다. | |
344 | ||
345 | (*) 이 보장사항들은 적절하게 정렬되고 크기가 잡힌 스칼라 변수들에 대해서만 | |
346 | 적용됩니다. "적절하게 크기가 잡힌" 이라함은 현재로써는 "char", "short", | |
347 | "int" 그리고 "long" 과 같은 크기의 변수들을 의미합니다. "적절하게 정렬된" | |
348 | 은 자연스런 정렬을 의미하는데, 따라서 "char" 에 대해서는 아무 제약이 없고, | |
349 | "short" 에 대해서는 2바이트 정렬을, "int" 에는 4바이트 정렬을, 그리고 | |
350 | "long" 에 대해서는 32-bit 시스템인지 64-bit 시스템인지에 따라 4바이트 또는 | |
351 | 8바이트 정렬을 의미합니다. 이 보장사항들은 C11 표준에서 소개되었으므로, | |
352 | C11 전의 오래된 컴파일러(예를 들어, gcc 4.6) 를 사용할 때엔 주의하시기 | |
353 | 바랍니다. 표준에 이 보장사항들은 "memory location" 을 정의하는 3.14 | |
354 | 섹션에 다음과 같이 설명되어 있습니다: | |
355 | (역자: 인용문이므로 번역하지 않습니다) | |
356 | ||
357 | memory location | |
358 | either an object of scalar type, or a maximal sequence | |
359 | of adjacent bit-fields all having nonzero width | |
360 | ||
361 | NOTE 1: Two threads of execution can update and access | |
362 | separate memory locations without interfering with | |
363 | each other. | |
364 | ||
365 | NOTE 2: A bit-field and an adjacent non-bit-field member | |
366 | are in separate memory locations. The same applies | |
367 | to two bit-fields, if one is declared inside a nested | |
368 | structure declaration and the other is not, or if the two | |
369 | are separated by a zero-length bit-field declaration, | |
370 | or if they are separated by a non-bit-field member | |
371 | declaration. It is not safe to concurrently update two | |
372 | bit-fields in the same structure if all members declared | |
373 | between them are also bit-fields, no matter what the | |
374 | sizes of those intervening bit-fields happen to be. | |
375 | ||
376 | ||
377 | ========================= | |
378 | 메모리 배리어란 무엇인가? | |
379 | ========================= | |
380 | ||
381 | 앞에서 봤듯이, 상호간 의존성이 없는 메모리 오퍼레이션들은 실제로는 무작위적 | |
382 | 순서로 수행될 수 있으며, 이는 CPU 와 CPU 간의 상호작용이나 I/O 에 문제가 될 수 | |
383 | 있습니다. 따라서 컴파일러와 CPU 가 순서를 바꾸는데 제약을 걸 수 있도록 개입할 | |
384 | 수 있는 어떤 방법이 필요합니다. | |
385 | ||
386 | 메모리 배리어는 그런 개입 수단입니다. 메모리 배리어는 배리어를 사이에 둔 앞과 | |
387 | 뒤 양측의 메모리 오퍼레이션들 간에 부분적 순서가 존재하도록 하는 효과를 줍니다. | |
388 | ||
389 | 시스템의 CPU 들과 여러 디바이스들은 성능을 올리기 위해 명령어 재배치, 실행 | |
390 | 유예, 메모리 오퍼레이션들의 조합, 예측적 로드(speculative load), 브랜치 | |
391 | 예측(speculative branch prediction), 다양한 종류의 캐싱(caching) 등의 다양한 | |
392 | 트릭을 사용할 수 있기 때문에 이런 강제력은 중요합니다. 메모리 배리어들은 이런 | |
393 | 트릭들을 무효로 하거나 억제하는 목적으로 사용되어져서 코드가 여러 CPU 와 | |
394 | 디바이스들 간의 상호작용을 정상적으로 제어할 수 있게 해줍니다. | |
395 | ||
396 | ||
397 | 메모리 배리어의 종류 | |
398 | -------------------- | |
399 | ||
400 | 메모리 배리어는 네개의 기본 타입으로 분류됩니다: | |
401 | ||
402 | (1) 쓰기 (또는 스토어) 메모리 배리어. | |
403 | ||
404 | 쓰기 메모리 배리어는 시스템의 다른 컴포넌트들에 해당 배리어보다 앞서 | |
405 | 명시된 모든 STORE 오퍼레이션들이 해당 배리어 뒤에 명시된 모든 STORE | |
406 | 오퍼레이션들보다 먼저 수행된 것으로 보일 것을 보장합니다. | |
407 | ||
408 | 쓰기 배리어는 스토어 오퍼레이션들에 대한 부분적 순서 세우기입니다; 로드 | |
409 | 오퍼레이션들에 대해서는 어떤 영향도 끼치지 않습니다. | |
410 | ||
411 | CPU 는 시간의 흐름에 따라 메모리 시스템에 일련의 스토어 오퍼레이션들을 | |
412 | 하나씩 요청해 집어넣습니다. 쓰기 배리어 앞의 모든 스토어 오퍼레이션들은 | |
413 | 쓰기 배리어 뒤의 모든 스토어 오퍼레이션들보다 _앞서_ 수행될 겁니다. | |
414 | ||
415 | [!] 쓰기 배리어들은 읽기 또는 데이터 의존성 배리어와 함께 짝을 맞춰 | |
416 | 사용되어야만 함을 알아두세요; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요. | |
417 | ||
418 | ||
419 | (2) 데이터 의존성 배리어. | |
420 | ||
421 | 데이터 의존성 배리어는 읽기 배리어의 보다 완화된 형태입니다. 두개의 로드 | |
422 | 오퍼레이션이 있고 두번째 것이 첫번째 것의 결과에 의존하고 있을 때(예: | |
423 | 두번째 로드가 참조할 주소를 첫번째 로드가 읽는 경우), 두번째 로드가 읽어올 | |
424 | 데이터는 첫번째 로드에 의해 그 주소가 얻어지기 전에 업데이트 되어 있음을 | |
425 | 보장하기 위해서 데이터 의존성 배리어가 필요할 수 있습니다. | |
426 | ||
427 | 데이터 의존성 배리어는 상호 의존적인 로드 오퍼레이션들 사이의 부분적 순서 | |
428 | 세우기입니다; 스토어 오퍼레이션들이나 독립적인 로드들, 또는 중복되는 | |
429 | 로드들에 대해서는 어떤 영향도 끼치지 않습니다. | |
430 | ||
431 | (1) 에서 언급했듯이, 시스템의 CPU 들은 메모리 시스템에 일련의 스토어 | |
432 | 오퍼레이션들을 던져 넣고 있으며, 거기에 관심이 있는 다른 CPU 는 그 | |
433 | 오퍼레이션들을 메모리 시스템이 실행한 결과를 인지할 수 있습니다. 이처럼 | |
434 | 다른 CPU 의 스토어 오퍼레이션의 결과에 관심을 두고 있는 CPU 가 수행 요청한 | |
435 | 데이터 의존성 배리어는, 배리어 앞의 어떤 로드 오퍼레이션이 다른 CPU 에서 | |
436 | 던져 넣은 스토어 오퍼레이션과 같은 영역을 향했다면, 그런 스토어 | |
437 | 오퍼레이션들이 만들어내는 결과가 데이터 의존성 배리어 뒤의 로드 | |
438 | 오퍼레이션들에게는 보일 것을 보장합니다. | |
439 | ||
440 | 이 순서 세우기 제약에 대한 그림을 보기 위해선 "메모리 배리어 시퀀스의 예" | |
441 | 서브섹션을 참고하시기 바랍니다. | |
442 | ||
443 | [!] 첫번째 로드는 반드시 _데이터_ 의존성을 가져야지 컨트롤 의존성을 가져야 | |
444 | 하는게 아님을 알아두십시오. 만약 두번째 로드를 위한 주소가 첫번째 로드에 | |
445 | 의존적이지만 그 의존성은 조건적이지 그 주소 자체를 가져오는게 아니라면, | |
446 | 그것은 _컨트롤_ 의존성이고, 이 경우에는 읽기 배리어나 그보다 강력한 | |
447 | 무언가가 필요합니다. 더 자세한 내용을 위해서는 "컨트롤 의존성" 서브섹션을 | |
448 | 참고하시기 바랍니다. | |
449 | ||
450 | [!] 데이터 의존성 배리어는 보통 쓰기 배리어들과 함께 짝을 맞춰 사용되어야 | |
451 | 합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요. | |
452 | ||
453 | ||
454 | (3) 읽기 (또는 로드) 메모리 배리어. | |
455 | ||
456 | 읽기 배리어는 데이터 의존성 배리어 기능의 보장사항에 더해서 배리어보다 | |
457 | 앞서 명시된 모든 LOAD 오퍼레이션들이 배리어 뒤에 명시되는 모든 LOAD | |
458 | 오퍼레이션들보다 먼저 행해진 것으로 시스템의 다른 컴포넌트들에 보여질 것을 | |
459 | 보장합니다. | |
460 | ||
461 | 읽기 배리어는 로드 오퍼레이션에 행해지는 부분적 순서 세우기입니다; 스토어 | |
462 | 오퍼레이션에 대해서는 어떤 영향도 끼치지 않습니다. | |
463 | ||
464 | 읽기 메모리 배리어는 데이터 의존성 배리어를 내장하므로 데이터 의존성 | |
465 | 배리어를 대신할 수 있습니다. | |
466 | ||
467 | [!] 읽기 배리어는 일반적으로 쓰기 배리어들과 함께 짝을 맞춰 사용되어야 | |
468 | 합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요. | |
469 | ||
470 | ||
471 | (4) 범용 메모리 배리어. | |
472 | ||
473 | 범용(general) 메모리 배리어는 배리어보다 앞서 명시된 모든 LOAD 와 STORE | |
474 | 오퍼레이션들이 배리어 뒤에 명시된 모든 LOAD 와 STORE 오퍼레이션들보다 | |
475 | 먼저 수행된 것으로 시스템의 나머지 컴포넌트들에 보이게 됨을 보장합니다. | |
476 | ||
477 | 범용 메모리 배리어는 로드와 스토어 모두에 대한 부분적 순서 세우기입니다. | |
478 | ||
479 | 범용 메모리 배리어는 읽기 메모리 배리어, 쓰기 메모리 배리어 모두를 | |
480 | 내장하므로, 두 배리어를 모두 대신할 수 있습니다. | |
481 | ||
482 | ||
483 | 그리고 두개의 명시적이지 않은 타입이 있습니다: | |
484 | ||
485 | (5) ACQUIRE 오퍼레이션. | |
486 | ||
487 | 이 타입의 오퍼레이션은 단방향의 투과성 배리어처럼 동작합니다. ACQUIRE | |
488 | 오퍼레이션 뒤의 모든 메모리 오퍼레이션들이 ACQUIRE 오퍼레이션 후에 | |
489 | 일어난 것으로 시스템의 나머지 컴포넌트들에 보이게 될 것이 보장됩니다. | |
490 | LOCK 오퍼레이션과 smp_load_acquire(), smp_cond_acquire() 오퍼레이션도 | |
491 | ACQUIRE 오퍼레이션에 포함됩니다. smp_cond_acquire() 오퍼레이션은 컨트롤 | |
492 | 의존성과 smp_rmb() 를 사용해서 ACQUIRE 의 의미적 요구사항(semantic)을 | |
493 | 충족시킵니다. | |
494 | ||
495 | ACQUIRE 오퍼레이션 앞의 메모리 오퍼레이션들은 ACQUIRE 오퍼레이션 완료 후에 | |
496 | 수행된 것처럼 보일 수 있습니다. | |
497 | ||
498 | ACQUIRE 오퍼레이션은 거의 항상 RELEASE 오퍼레이션과 짝을 지어 사용되어야 | |
499 | 합니다. | |
500 | ||
501 | ||
502 | (6) RELEASE 오퍼레이션. | |
503 | ||
504 | 이 타입의 오퍼레이션들도 단방향 투과성 배리어처럼 동작합니다. RELEASE | |
505 | 오퍼레이션 앞의 모든 메모리 오퍼레이션들은 RELEASE 오퍼레이션 전에 완료된 | |
506 | 것으로 시스템의 다른 컴포넌트들에 보여질 것이 보장됩니다. UNLOCK 류의 | |
507 | 오퍼레이션들과 smp_store_release() 오퍼레이션도 RELEASE 오퍼레이션의 | |
508 | 일종입니다. | |
509 | ||
510 | RELEASE 오퍼레이션 뒤의 메모리 오퍼레이션들은 RELEASE 오퍼레이션이 | |
511 | 완료되기 전에 행해진 것처럼 보일 수 있습니다. | |
512 | ||
513 | ACQUIRE 와 RELEASE 오퍼레이션의 사용은 일반적으로 다른 메모리 배리어의 | |
514 | 필요성을 없앱니다 (하지만 "MMIO 쓰기 배리어" 서브섹션에서 설명되는 예외를 | |
515 | 알아두세요). 또한, RELEASE+ACQUIRE 조합은 범용 메모리 배리어처럼 동작할 | |
516 | 것을 보장하지 -않습니다-. 하지만, 어떤 변수에 대한 RELEASE 오퍼레이션을 | |
517 | 앞서는 메모리 액세스들의 수행 결과는 이 RELEASE 오퍼레이션을 뒤이어 같은 | |
518 | 변수에 대해 수행된 ACQUIRE 오퍼레이션을 뒤따르는 메모리 액세스에는 보여질 | |
519 | 것이 보장됩니다. 다르게 말하자면, 주어진 변수의 크리티컬 섹션에서는, 해당 | |
520 | 변수에 대한 앞의 크리티컬 섹션에서의 모든 액세스들이 완료되었을 것을 | |
521 | 보장합니다. | |
522 | ||
523 | 즉, ACQUIRE 는 최소한의 "취득" 동작처럼, 그리고 RELEASE 는 최소한의 "공개" | |
524 | 처럼 동작한다는 의미입니다. | |
525 | ||
526 | atomic_ops.txt 에서 설명되는 어토믹 오퍼레이션들 중에는 완전히 순서잡힌 것들과 | |
527 | (배리어를 사용하지 않는) 완화된 순서의 것들 외에 ACQUIRE 와 RELEASE 부류의 | |
528 | 것들도 존재합니다. 로드와 스토어를 모두 수행하는 조합된 어토믹 오퍼레이션에서, | |
529 | ACQUIRE 는 해당 오퍼레이션의 로드 부분에만 적용되고 RELEASE 는 해당 | |
530 | 오퍼레이션의 스토어 부분에만 적용됩니다. | |
531 | ||
532 | 메모리 배리어들은 두 CPU 간, 또는 CPU 와 디바이스 간에 상호작용의 가능성이 있을 | |
533 | 때에만 필요합니다. 만약 어떤 코드에 그런 상호작용이 없을 것이 보장된다면, 해당 | |
534 | 코드에서는 메모리 배리어를 사용할 필요가 없습니다. | |
535 | ||
536 | ||
537 | 이것들은 _최소한의_ 보장사항들임을 알아두세요. 다른 아키텍쳐에서는 더 강력한 | |
538 | 보장사항을 제공할 수도 있습니다만, 그런 보장사항은 아키텍쳐 종속적 코드 이외의 | |
539 | 부분에서는 신뢰되지 _않을_ 겁니다. | |
540 | ||
541 | ||
542 | 메모리 배리어에 대해 가정해선 안될 것 | |
543 | ------------------------------------- | |
544 | ||
545 | 리눅스 커널 메모리 배리어들이 보장하지 않는 것들이 있습니다: | |
546 | ||
547 | (*) 메모리 배리어 앞에서 명시된 어떤 메모리 액세스도 메모리 배리어 명령의 수행 | |
548 | 완료 시점까지 _완료_ 될 것이란 보장은 없습니다; 배리어가 하는 일은 CPU 의 | |
549 | 액세스 큐에 특정 타입의 액세스들은 넘을 수 없는 선을 긋는 것으로 생각될 수 | |
550 | 있습니다. | |
551 | ||
552 | (*) 한 CPU 에서 메모리 배리어를 수행하는게 시스템의 다른 CPU 나 하드웨어에 | |
553 | 어떤 직접적인 영향을 끼친다는 보장은 존재하지 않습니다. 배리어 수행이 | |
554 | 만드는 간접적 영향은 두번째 CPU 가 첫번째 CPU 의 액세스들의 결과를 | |
555 | 바라보는 순서가 됩니다만, 다음 항목을 보세요: | |
556 | ||
557 | (*) 첫번째 CPU 가 두번째 CPU 의 메모리 액세스들의 결과를 바라볼 때, _설령_ | |
558 | 두번째 CPU 가 메모리 배리어를 사용한다 해도, 첫번째 CPU _또한_ 그에 맞는 | |
559 | 메모리 배리어를 사용하지 않는다면 ("SMP 배리어 짝맞추기" 서브섹션을 | |
560 | 참고하세요) 그 결과가 올바른 순서로 보여진다는 보장은 없습니다. | |
561 | ||
562 | (*) CPU 바깥의 하드웨어[*] 가 메모리 액세스들의 순서를 바꾸지 않는다는 보장은 | |
563 | 존재하지 않습니다. CPU 캐시 일관성 메커니즘은 메모리 배리어의 간접적 | |
564 | 영향을 CPU 사이에 전파하긴 하지만, 순서대로 전파하지는 않을 수 있습니다. | |
565 | ||
566 | [*] 버스 마스터링 DMA 와 일관성에 대해서는 다음을 참고하시기 바랍니다: | |
567 | ||
568 | Documentation/PCI/pci.txt | |
569 | Documentation/DMA-API-HOWTO.txt | |
570 | Documentation/DMA-API.txt | |
571 | ||
572 | ||
573 | 데이터 의존성 배리어 | |
574 | -------------------- | |
575 | ||
576 | 데이터 의존성 배리어의 사용에 있어 지켜야 하는 사항들은 약간 미묘하고, 데이터 | |
577 | 의존성 배리어가 사용되어야 하는 상황도 항상 명백하지는 않습니다. 설명을 위해 | |
578 | 다음의 이벤트 시퀀스를 생각해 봅시다: | |
579 | ||
580 | CPU 1 CPU 2 | |
581 | =============== =============== | |
582 | { A == 1, B == 2, C == 3, P == &A, Q == &C } | |
583 | B = 4; | |
584 | <쓰기 배리어> | |
585 | WRITE_ONCE(P, &B) | |
586 | Q = READ_ONCE(P); | |
587 | D = *Q; | |
588 | ||
589 | 여기엔 분명한 데이터 의존성이 존재하므로, 이 시퀀스가 끝났을 때 Q 는 &A 또는 &B | |
590 | 일 것이고, 따라서: | |
591 | ||
592 | (Q == &A) 는 (D == 1) 를, | |
593 | (Q == &B) 는 (D == 4) 를 의미합니다. | |
594 | ||
595 | 하지만! CPU 2 는 B 의 업데이트를 인식하기 전에 P 의 업데이트를 인식할 수 있고, | |
596 | 따라서 다음의 결과가 가능합니다: | |
597 | ||
598 | (Q == &B) and (D == 2) ???? | |
599 | ||
600 | 이런 결과는 일관성이나 인과 관계 유지가 실패한 것처럼 보일 수도 있겠지만, | |
601 | 그렇지 않습니다, 그리고 이 현상은 (DEC Alpha 와 같은) 여러 CPU 에서 실제로 | |
602 | 발견될 수 있습니다. | |
603 | ||
604 | 이 문제 상황을 제대로 해결하기 위해, 데이터 의존성 배리어나 그보다 강화된 | |
605 | 무언가가 주소를 읽어올 때와 데이터를 읽어올 때 사이에 추가되어야만 합니다: | |
606 | ||
607 | CPU 1 CPU 2 | |
608 | =============== =============== | |
609 | { A == 1, B == 2, C == 3, P == &A, Q == &C } | |
610 | B = 4; | |
611 | <쓰기 배리어> | |
612 | WRITE_ONCE(P, &B); | |
613 | Q = READ_ONCE(P); | |
614 | <데이터 의존성 배리어> | |
615 | D = *Q; | |
616 | ||
617 | 이 변경은 앞의 처음 두가지 결과 중 하나만이 발생할 수 있고, 세번째의 결과는 | |
618 | 발생할 수 없도록 합니다. | |
619 | ||
620 | 데이터 의존성 배리어는 의존적 쓰기에 대해서도 순서를 잡아줍니다: | |
621 | ||
622 | CPU 1 CPU 2 | |
623 | =============== =============== | |
624 | { A == 1, B == 2, C = 3, P == &A, Q == &C } | |
625 | B = 4; | |
626 | <쓰기 배리어> | |
627 | WRITE_ONCE(P, &B); | |
628 | Q = READ_ONCE(P); | |
629 | <데이터 의존성 배리어> | |
630 | *Q = 5; | |
631 | ||
632 | 이 데이터 의존성 배리어는 Q 로의 읽기가 *Q 로의 스토어와 순서를 맞추게 | |
633 | 해줍니다. 이는 다음과 같은 결과를 막습니다: | |
634 | ||
635 | (Q == &B) && (B == 4) | |
636 | ||
637 | 이런 패턴은 드물게 사용되어야 함을 알아 두시기 바랍니다. 무엇보다도, 의존성 | |
638 | 순서 규칙의 의도는 쓰기 작업을 -예방- 해서 그로 인해 발생하는 비싼 캐시 미스도 | |
639 | 없애려는 것입니다. 이 패턴은 드물게 발생하는 에러 조건 같은것들을 기록하는데 | |
640 | 사용될 수 있고, 이렇게 배리어를 사용해 순서를 지키게 함으로써 그런 기록이 | |
641 | 사라지는 것을 막습니다. | |
642 | ||
643 | ||
644 | [!] 상당히 비직관적인 이 상황은 분리된 캐시를 가진 기계, 예를 들어 한 캐시 | |
645 | 뱅크가 짝수번 캐시 라인을 처리하고 다른 뱅크는 홀수번 캐시 라인을 처리하는 기계 | |
646 | 등에서 가장 잘 발생합니다. 포인터 P 는 홀수 번호의 캐시 라인에 있고, 변수 B 는 | |
647 | 짝수 번호 캐시 라인에 있다고 생각해 봅시다. 그런 상태에서 읽기 작업을 하는 CPU | |
648 | 의 짝수번 뱅크는 할 일이 쌓여 매우 바쁘지만 홀수번 뱅크는 할 일이 없어 아무 | |
649 | 일도 하지 않고 있었다면, 포인터 P 는 새 값 (&B) 을, 그리고 변수 B 는 옛날 값 | |
650 | (2) 을 가지고 있는 상태가 보여질 수도 있습니다. | |
651 | ||
652 | ||
653 | 데이터 의존성 배리어는 매우 중요한데, 예를 들어 RCU 시스템에서 그렇습니다. | |
654 | include/linux/rcupdate.h 의 rcu_assign_pointer() 와 rcu_dereference() 를 | |
655 | 참고하세요. 여기서 데이터 의존성 배리어는 RCU 로 관리되는 포인터의 타겟을 현재 | |
656 | 타겟에서 수정된 새로운 타겟으로 바꾸는 작업에서 새로 수정된 타겟이 초기화가 | |
657 | 완료되지 않은 채로 보여지는 일이 일어나지 않게 해줍니다. | |
658 | ||
659 | 더 많은 예를 위해선 "캐시 일관성" 서브섹션을 참고하세요. | |
660 | ||
661 | ||
662 | 컨트롤 의존성 | |
663 | ------------- | |
664 | ||
665 | 로드-로드 컨트롤 의존성은 데이터 의존성 배리어만으로는 정확히 동작할 수가 | |
666 | 없어서 읽기 메모리 배리어를 필요로 합니다. 아래의 코드를 봅시다: | |
667 | ||
668 | q = READ_ONCE(a); | |
669 | if (q) { | |
670 | <데이터 의존성 배리어> /* BUG: No data dependency!!! */ | |
671 | p = READ_ONCE(b); | |
672 | } | |
673 | ||
674 | 이 코드는 원하는 대로의 효과를 내지 못할 수 있는데, 이 코드에는 데이터 의존성이 | |
675 | 아니라 컨트롤 의존성이 존재하기 때문으로, 이런 상황에서 CPU 는 실행 속도를 더 | |
676 | 빠르게 하기 위해 분기 조건의 결과를 예측하고 코드를 재배치 할 수 있어서 다른 | |
677 | CPU 는 b 로부터의 로드 오퍼레이션이 a 로부터의 로드 오퍼레이션보다 먼저 발생한 | |
678 | 걸로 인식할 수 있습니다. 여기에 정말로 필요했던 건 다음과 같습니다: | |
679 | ||
680 | q = READ_ONCE(a); | |
681 | if (q) { | |
682 | <읽기 배리어> | |
683 | p = READ_ONCE(b); | |
684 | } | |
685 | ||
686 | 하지만, 스토어 오퍼레이션은 예측적으로 수행되지 않습니다. 즉, 다음 예에서와 | |
687 | 같이 로드-스토어 컨트롤 의존성이 존재하는 경우에는 순서가 -지켜진다-는 | |
688 | 의미입니다. | |
689 | ||
690 | q = READ_ONCE(a); | |
691 | if (q) { | |
692 | WRITE_ONCE(b, p); | |
693 | } | |
694 | ||
695 | 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다. 그렇다곤 | |
696 | 하나, READ_ONCE() 는 반드시 사용해야 함을 부디 명심하세요! READ_ONCE() 가 | |
697 | 없다면, 컴파일러가 'a' 로부터의 로드를 'a' 로부터의 또다른 로드와, 'b' 로의 | |
698 | 스토어를 'b' 로의 또다른 스토어와 조합해 버려 매우 비직관적인 결과를 초래할 수 | |
699 | 있습니다. | |
700 | ||
701 | 이걸로 끝이 아닌게, 컴파일러가 변수 'a' 의 값이 항상 0이 아니라고 증명할 수 | |
702 | 있다면, 앞의 예에서 "if" 문을 없애서 다음과 같이 최적화 할 수도 있습니다: | |
703 | ||
704 | q = a; | |
705 | b = p; /* BUG: Compiler and CPU can both reorder!!! */ | |
706 | ||
707 | 그러니 READ_ONCE() 를 반드시 사용하세요. | |
708 | ||
709 | 다음과 같이 "if" 문의 양갈래 브랜치에 모두 존재하는 동일한 스토어에 대해 순서를 | |
710 | 강제하고 싶은 경우가 있을 수 있습니다: | |
711 | ||
712 | q = READ_ONCE(a); | |
713 | if (q) { | |
714 | barrier(); | |
715 | WRITE_ONCE(b, p); | |
716 | do_something(); | |
717 | } else { | |
718 | barrier(); | |
719 | WRITE_ONCE(b, p); | |
720 | do_something_else(); | |
721 | } | |
722 | ||
723 | 안타깝게도, 현재의 컴파일러들은 높은 최적화 레벨에서는 이걸 다음과 같이 | |
724 | 바꿔버립니다: | |
725 | ||
726 | q = READ_ONCE(a); | |
727 | barrier(); | |
728 | WRITE_ONCE(b, p); /* BUG: No ordering vs. load from a!!! */ | |
729 | if (q) { | |
730 | /* WRITE_ONCE(b, p); -- moved up, BUG!!! */ | |
731 | do_something(); | |
732 | } else { | |
733 | /* WRITE_ONCE(b, p); -- moved up, BUG!!! */ | |
734 | do_something_else(); | |
735 | } | |
736 | ||
737 | 이제 'a' 에서의 로드와 'b' 로의 스토어 사이에는 조건적 관계가 없기 때문에 CPU | |
738 | 는 이들의 순서를 바꿀 수 있게 됩니다: 이런 경우에 조건적 관계는 반드시 | |
739 | 필요한데, 모든 컴파일러 최적화가 이루어지고 난 후의 어셈블리 코드에서도 | |
740 | 마찬가지입니다. 따라서, 이 예에서 순서를 지키기 위해서는 smp_store_release() | |
741 | 와 같은 명시적 메모리 배리어가 필요합니다: | |
742 | ||
743 | q = READ_ONCE(a); | |
744 | if (q) { | |
745 | smp_store_release(&b, p); | |
746 | do_something(); | |
747 | } else { | |
748 | smp_store_release(&b, p); | |
749 | do_something_else(); | |
750 | } | |
751 | ||
752 | 반면에 명시적 메모리 배리어가 없다면, 이런 경우의 순서는 스토어 오퍼레이션들이 | |
753 | 서로 다를 때에만 보장되는데, 예를 들면 다음과 같은 경우입니다: | |
754 | ||
755 | q = READ_ONCE(a); | |
756 | if (q) { | |
757 | WRITE_ONCE(b, p); | |
758 | do_something(); | |
759 | } else { | |
760 | WRITE_ONCE(b, r); | |
761 | do_something_else(); | |
762 | } | |
763 | ||
764 | 처음의 READ_ONCE() 는 컴파일러가 'a' 의 값을 증명해내는 것을 막기 위해 여전히 | |
765 | 필요합니다. | |
766 | ||
767 | 또한, 로컬 변수 'q' 를 가지고 하는 일에 대해 주의해야 하는데, 그러지 않으면 | |
768 | 컴파일러는 그 값을 추측하고 또다시 필요한 조건관계를 없애버릴 수 있습니다. | |
769 | 예를 들면: | |
770 | ||
771 | q = READ_ONCE(a); | |
772 | if (q % MAX) { | |
773 | WRITE_ONCE(b, p); | |
774 | do_something(); | |
775 | } else { | |
776 | WRITE_ONCE(b, r); | |
777 | do_something_else(); | |
778 | } | |
779 | ||
780 | 만약 MAX 가 1 로 정의된 상수라면, 컴파일러는 (q % MAX) 는 0이란 것을 알아채고, | |
781 | 위의 코드를 아래와 같이 바꿔버릴 수 있습니다: | |
782 | ||
783 | q = READ_ONCE(a); | |
784 | WRITE_ONCE(b, p); | |
785 | do_something_else(); | |
786 | ||
787 | 이렇게 되면, CPU 는 변수 'a' 로부터의 로드와 변수 'b' 로의 스토어 사이의 순서를 | |
788 | 지켜줄 필요가 없어집니다. barrier() 를 추가해 해결해 보고 싶겠지만, 그건 | |
789 | 도움이 안됩니다. 조건 관계는 사라졌고, barrier() 는 이를 되돌리지 못합니다. | |
790 | 따라서, 이 순서를 지켜야 한다면, MAX 가 1 보다 크다는 것을, 다음과 같은 방법을 | |
791 | 사용해 분명히 해야 합니다: | |
792 | ||
793 | q = READ_ONCE(a); | |
794 | BUILD_BUG_ON(MAX <= 1); /* Order load from a with store to b. */ | |
795 | if (q % MAX) { | |
796 | WRITE_ONCE(b, p); | |
797 | do_something(); | |
798 | } else { | |
799 | WRITE_ONCE(b, r); | |
800 | do_something_else(); | |
801 | } | |
802 | ||
803 | 'b' 로의 스토어들은 여전히 서로 다름을 알아두세요. 만약 그것들이 동일하면, | |
804 | 앞에서 이야기했듯, 컴파일러가 그 스토어 오퍼레이션들을 'if' 문 바깥으로 | |
805 | 끄집어낼 수 있습니다. | |
806 | ||
807 | 또한 이진 조건문 평가에 너무 의존하지 않도록 조심해야 합니다. 다음의 예를 | |
808 | 봅시다: | |
809 | ||
810 | q = READ_ONCE(a); | |
811 | if (q || 1 > 0) | |
812 | WRITE_ONCE(b, 1); | |
813 | ||
814 | 첫번째 조건만으로는 브랜치 조건 전체를 거짓으로 만들 수 없고 두번째 조건은 항상 | |
815 | 참이기 때문에, 컴파일러는 이 예를 다음과 같이 바꿔서 컨트롤 의존성을 없애버릴 | |
816 | 수 있습니다: | |
817 | ||
818 | q = READ_ONCE(a); | |
819 | WRITE_ONCE(b, 1); | |
820 | ||
821 | 이 예는 컴파일러가 코드를 추측으로 수정할 수 없도록 분명히 해야 한다는 점을 | |
822 | 강조합니다. 조금 더 일반적으로 말해서, READ_ONCE() 는 컴파일러에게 주어진 로드 | |
823 | 오퍼레이션을 위한 코드를 정말로 만들도록 하지만, 컴파일러가 그렇게 만들어진 | |
824 | 코드의 수행 결과를 사용하도록 강제하지는 않습니다. | |
825 | ||
826 | 마지막으로, 컨트롤 의존성은 이행성 (transitivity) 을 제공하지 -않습니다-. 이건 | |
827 | x 와 y 가 둘 다 0 이라는 초기값을 가졌다는 가정 하의 두개의 예제로 | |
828 | 보이겠습니다: | |
829 | ||
830 | CPU 0 CPU 1 | |
831 | ======================= ======================= | |
832 | r1 = READ_ONCE(x); r2 = READ_ONCE(y); | |
833 | if (r1 > 0) if (r2 > 0) | |
834 | WRITE_ONCE(y, 1); WRITE_ONCE(x, 1); | |
835 | ||
836 | assert(!(r1 == 1 && r2 == 1)); | |
837 | ||
838 | 이 두 CPU 예제에서 assert() 의 조건은 항상 참일 것입니다. 그리고, 만약 컨트롤 | |
839 | 의존성이 이행성을 (실제로는 그러지 않지만) 보장한다면, 다음의 CPU 가 추가되어도 | |
840 | 아래의 assert() 조건은 참이 될것입니다: | |
841 | ||
842 | CPU 2 | |
843 | ===================== | |
844 | WRITE_ONCE(x, 2); | |
845 | ||
846 | assert(!(r1 == 2 && r2 == 1 && x == 2)); /* FAILS!!! */ | |
847 | ||
848 | 하지만 컨트롤 의존성은 이행성을 제공하지 -않기- 때문에, 세개의 CPU 예제가 실행 | |
849 | 완료된 후에 위의 assert() 의 조건은 거짓으로 평가될 수 있습니다. 세개의 CPU | |
850 | 예제가 순서를 지키길 원한다면, CPU 0 와 CPU 1 코드의 로드와 스토어 사이, "if" | |
851 | 문 바로 다음에 smp_mb()를 넣어야 합니다. 더 나아가서, 최초의 두 CPU 예제는 | |
852 | 매우 위험하므로 사용되지 않아야 합니다. | |
853 | ||
854 | 이 두개의 예제는 다음 논문: | |
855 | http://www.cl.cam.ac.uk/users/pes20/ppc-supplemental/test6.pdf 와 | |
856 | 이 사이트: https://www.cl.cam.ac.uk/~pes20/ppcmem/index.html 에 나온 LB 와 WWC | |
857 | 리트머스 테스트입니다. | |
858 | ||
859 | 요약하자면: | |
860 | ||
861 | (*) 컨트롤 의존성은 앞의 로드들을 뒤의 스토어들에 대해 순서를 맞춰줍니다. | |
862 | 하지만, 그 외의 어떤 순서도 보장하지 -않습니다-: 앞의 로드와 뒤의 로드들 | |
863 | 사이에도, 앞의 스토어와 뒤의 스토어들 사이에도요. 이런 다른 형태의 | |
864 | 순서가 필요하다면 smp_rmb() 나 smp_wmb()를, 또는, 앞의 스토어들과 뒤의 | |
865 | 로드들 사이의 순서를 위해서는 smp_mb() 를 사용하세요. | |
866 | ||
867 | (*) "if" 문의 양갈래 브랜치가 같은 변수에의 동일한 스토어로 시작한다면, 그 | |
868 | 스토어들은 각 스토어 앞에 smp_mb() 를 넣거나 smp_store_release() 를 | |
869 | 사용해서 스토어를 하는 식으로 순서를 맞춰줘야 합니다. 이 문제를 해결하기 | |
870 | 위해 "if" 문의 양갈래 브랜치의 시작 지점에 barrier() 를 넣는 것만으로는 | |
871 | 충분한 해결이 되지 않는데, 이는 앞의 예에서 본것과 같이, 컴파일러의 | |
872 | 최적화는 barrier() 가 의미하는 바를 지키면서도 컨트롤 의존성을 손상시킬 | |
873 | 수 있기 때문이라는 점을 부디 알아두시기 바랍니다. | |
874 | ||
875 | (*) 컨트롤 의존성은 앞의 로드와 뒤의 스토어 사이에 최소 하나의, 실행 | |
876 | 시점에서의 조건관계를 필요로 하며, 이 조건관계는 앞의 로드와 관계되어야 | |
877 | 합니다. 만약 컴파일러가 조건 관계를 최적화로 없앨수 있다면, 순서도 | |
878 | 최적화로 없애버렸을 겁니다. READ_ONCE() 와 WRITE_ONCE() 의 주의 깊은 | |
879 | 사용은 주어진 조건 관계를 유지하는데 도움이 될 수 있습니다. | |
880 | ||
881 | (*) 컨트롤 의존성을 위해선 컴파일러가 조건관계를 없애버리는 것을 막아야 | |
882 | 합니다. 주의 깊은 READ_ONCE() 나 atomic{,64}_read() 의 사용이 컨트롤 | |
883 | 의존성이 사라지지 않게 하는데 도움을 줄 수 있습니다. 더 많은 정보를 | |
884 | 위해선 "컴파일러 배리어" 섹션을 참고하시기 바랍니다. | |
885 | ||
886 | (*) 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다. | |
887 | ||
888 | (*) 컨트롤 의존성은 이행성을 제공하지 -않습니다-. 이행성이 필요하다면, | |
889 | smp_mb() 를 사용하세요. | |
890 | ||
891 | ||
892 | SMP 배리어 짝맞추기 | |
893 | -------------------- | |
894 | ||
895 | CPU 간 상호작용을 다룰 때에 일부 타입의 메모리 배리어는 항상 짝을 맞춰 | |
896 | 사용되어야 합니다. 적절하게 짝을 맞추지 않은 코드는 사실상 에러에 가깝습니다. | |
897 | ||
898 | 범용 배리어들은 범용 배리어끼리도 짝을 맞추지만 이행성이 없는 대부분의 다른 | |
899 | 타입의 배리어들과도 짝을 맞춥니다. ACQUIRE 배리어는 RELEASE 배리어와 짝을 | |
900 | 맞춥니다만, 둘 다 범용 배리어를 포함해 다른 배리어들과도 짝을 맞출 수 있습니다. | |
901 | 쓰기 배리어는 데이터 의존성 배리어나 컨트롤 의존성, ACQUIRE 배리어, RELEASE | |
902 | 배리어, 읽기 배리어, 또는 범용 배리어와 짝을 맞춥니다. 비슷하게 읽기 배리어나 | |
903 | 컨트롤 의존성, 또는 데이터 의존성 배리어는 쓰기 배리어나 ACQUIRE 배리어, | |
904 | RELEASE 배리어, 또는 범용 배리어와 짝을 맞추는데, 다음과 같습니다: | |
905 | ||
906 | CPU 1 CPU 2 | |
907 | =============== =============== | |
908 | WRITE_ONCE(a, 1); | |
909 | <쓰기 배리어> | |
910 | WRITE_ONCE(b, 2); x = READ_ONCE(b); | |
911 | <읽기 배리어> | |
912 | y = READ_ONCE(a); | |
913 | ||
914 | 또는: | |
915 | ||
916 | CPU 1 CPU 2 | |
917 | =============== =============================== | |
918 | a = 1; | |
919 | <쓰기 배리어> | |
920 | WRITE_ONCE(b, &a); x = READ_ONCE(b); | |
921 | <데이터 의존성 배리어> | |
922 | y = *x; | |
923 | ||
924 | 또는: | |
925 | ||
926 | CPU 1 CPU 2 | |
927 | =============== =============================== | |
928 | r1 = READ_ONCE(y); | |
929 | <범용 배리어> | |
930 | WRITE_ONCE(y, 1); if (r2 = READ_ONCE(x)) { | |
931 | <묵시적 컨트롤 의존성> | |
932 | WRITE_ONCE(y, 1); | |
933 | } | |
934 | ||
935 | assert(r1 == 0 || r2 == 0); | |
936 | ||
937 | 기본적으로, 여기서의 읽기 배리어는 "더 완화된" 타입일 순 있어도 항상 존재해야 | |
938 | 합니다. | |
939 | ||
940 | [!] 쓰기 배리어 앞의 스토어 오퍼레이션은 일반적으로 읽기 배리어나 데이터 | |
941 | 의존성 배리어 뒤의 로드 오퍼레이션과 매치될 것이고, 반대도 마찬가지입니다: | |
942 | ||
943 | CPU 1 CPU 2 | |
944 | =================== =================== | |
945 | WRITE_ONCE(a, 1); }---- --->{ v = READ_ONCE(c); | |
946 | WRITE_ONCE(b, 2); } \ / { w = READ_ONCE(d); | |
947 | <쓰기 배리어> \ <읽기 배리어> | |
948 | WRITE_ONCE(c, 3); } / \ { x = READ_ONCE(a); | |
949 | WRITE_ONCE(d, 4); }---- --->{ y = READ_ONCE(b); | |
950 | ||
951 | ||
952 | 메모리 배리어 시퀀스의 예 | |
953 | ------------------------- | |
954 | ||
955 | 첫째, 쓰기 배리어는 스토어 오퍼레이션들의 부분적 순서 세우기로 동작합니다. | |
956 | 아래의 이벤트 시퀀스를 보세요: | |
957 | ||
958 | CPU 1 | |
959 | ======================= | |
960 | STORE A = 1 | |
961 | STORE B = 2 | |
962 | STORE C = 3 | |
963 | <쓰기 배리어> | |
964 | STORE D = 4 | |
965 | STORE E = 5 | |
966 | ||
967 | 이 이벤트 시퀀스는 메모리 일관성 시스템에 원소끼리의 순서가 존재하지 않는 집합 | |
968 | { STORE A, STORE B, STORE C } 가 역시 원소끼리의 순서가 존재하지 않는 집합 | |
969 | { STORE D, STORE E } 보다 먼저 일어난 것으로 시스템의 나머지 요소들에 보이도록 | |
970 | 전달됩니다: | |
971 | ||
972 | +-------+ : : | |
973 | | | +------+ | |
974 | | |------>| C=3 | } /\ | |
975 | | | : +------+ }----- \ -----> 시스템의 나머지 요소에 | |
976 | | | : | A=1 | } \/ 보여질 수 있는 이벤트들 | |
977 | | | : +------+ } | |
978 | | CPU 1 | : | B=2 | } | |
979 | | | +------+ } | |
980 | | | wwwwwwwwwwwwwwww } <--- 여기서 쓰기 배리어는 배리어 앞의 | |
981 | | | +------+ } 모든 스토어가 배리어 뒤의 스토어 | |
982 | | | : | E=5 | } 전에 메모리 시스템에 전달되도록 | |
983 | | | : +------+ } 합니다 | |
984 | | |------>| D=4 | } | |
985 | | | +------+ | |
986 | +-------+ : : | |
987 | | | |
988 | | CPU 1 에 의해 메모리 시스템에 전달되는 | |
989 | | 일련의 스토어 오퍼레이션들 | |
990 | V | |
991 | ||
992 | ||
993 | 둘째, 데이터 의존성 배리어는 데이터 의존적 로드 오퍼레이션들의 부분적 순서 | |
994 | 세우기로 동작합니다. 다음 일련의 이벤트들을 보세요: | |
995 | ||
996 | CPU 1 CPU 2 | |
997 | ======================= ======================= | |
998 | { B = 7; X = 9; Y = 8; C = &Y } | |
999 | STORE A = 1 | |
1000 | STORE B = 2 | |
1001 | <쓰기 배리어> | |
1002 | STORE C = &B LOAD X | |
1003 | STORE D = 4 LOAD C (gets &B) | |
1004 | LOAD *C (reads B) | |
1005 | ||
1006 | 여기에 별다른 개입이 없다면, CPU 1 의 쓰기 배리어에도 불구하고 CPU 2 는 CPU 1 | |
1007 | 의 이벤트들을 완전히 무작위적 순서로 인지하게 됩니다: | |
1008 | ||
1009 | +-------+ : : : : | |
1010 | | | +------+ +-------+ | CPU 2 에 인지되는 | |
1011 | | |------>| B=2 |----- --->| Y->8 | | 업데이트 이벤트 | |
1012 | | | : +------+ \ +-------+ | 시퀀스 | |
1013 | | CPU 1 | : | A=1 | \ --->| C->&Y | V | |
1014 | | | +------+ | +-------+ | |
1015 | | | wwwwwwwwwwwwwwww | : : | |
1016 | | | +------+ | : : | |
1017 | | | : | C=&B |--- | : : +-------+ | |
1018 | | | : +------+ \ | +-------+ | | | |
1019 | | |------>| D=4 | ----------->| C->&B |------>| | | |
1020 | | | +------+ | +-------+ | | | |
1021 | +-------+ : : | : : | | | |
1022 | | : : | | | |
1023 | | : : | CPU 2 | | |
1024 | | +-------+ | | | |
1025 | 분명히 잘못된 ---> | | B->7 |------>| | | |
1026 | B 의 값 인지 (!) | +-------+ | | | |
1027 | | : : | | | |
1028 | | +-------+ | | | |
1029 | X 의 로드가 B 의 ---> \ | X->9 |------>| | | |
1030 | 일관성 유지를 \ +-------+ | | | |
1031 | 지연시킴 ----->| B->2 | +-------+ | |
1032 | +-------+ | |
1033 | : : | |
1034 | ||
1035 | ||
1036 | 앞의 예에서, CPU 2 는 (B 의 값이 될) *C 의 값 읽기가 C 의 LOAD 뒤에 이어짐에도 | |
1037 | B 가 7 이라는 결과를 얻습니다. | |
1038 | ||
1039 | 하지만, 만약 데이터 의존성 배리어가 C 의 로드와 *C (즉, B) 의 로드 사이에 | |
1040 | 있었다면: | |
1041 | ||
1042 | CPU 1 CPU 2 | |
1043 | ======================= ======================= | |
1044 | { B = 7; X = 9; Y = 8; C = &Y } | |
1045 | STORE A = 1 | |
1046 | STORE B = 2 | |
1047 | <쓰기 배리어> | |
1048 | STORE C = &B LOAD X | |
1049 | STORE D = 4 LOAD C (gets &B) | |
1050 | <데이터 의존성 배리어> | |
1051 | LOAD *C (reads B) | |
1052 | ||
1053 | 다음과 같이 됩니다: | |
1054 | ||
1055 | +-------+ : : : : | |
1056 | | | +------+ +-------+ | |
1057 | | |------>| B=2 |----- --->| Y->8 | | |
1058 | | | : +------+ \ +-------+ | |
1059 | | CPU 1 | : | A=1 | \ --->| C->&Y | | |
1060 | | | +------+ | +-------+ | |
1061 | | | wwwwwwwwwwwwwwww | : : | |
1062 | | | +------+ | : : | |
1063 | | | : | C=&B |--- | : : +-------+ | |
1064 | | | : +------+ \ | +-------+ | | | |
1065 | | |------>| D=4 | ----------->| C->&B |------>| | | |
1066 | | | +------+ | +-------+ | | | |
1067 | +-------+ : : | : : | | | |
1068 | | : : | | | |
1069 | | : : | CPU 2 | | |
1070 | | +-------+ | | | |
1071 | | | X->9 |------>| | | |
1072 | | +-------+ | | | |
1073 | C 로의 스토어 앞의 ---> \ ddddddddddddddddd | | | |
1074 | 모든 이벤트 결과가 \ +-------+ | | | |
1075 | 뒤의 로드에게 ----->| B->2 |------>| | | |
1076 | 보이게 강제한다 +-------+ | | | |
1077 | : : +-------+ | |
1078 | ||
1079 | ||
1080 | 셋째, 읽기 배리어는 로드 오퍼레이션들에의 부분적 순서 세우기로 동작합니다. | |
1081 | 아래의 일련의 이벤트를 봅시다: | |
1082 | ||
1083 | CPU 1 CPU 2 | |
1084 | ======================= ======================= | |
1085 | { A = 0, B = 9 } | |
1086 | STORE A=1 | |
1087 | <쓰기 배리어> | |
1088 | STORE B=2 | |
1089 | LOAD B | |
1090 | LOAD A | |
1091 | ||
1092 | CPU 1 은 쓰기 배리어를 쳤지만, 별다른 개입이 없다면 CPU 2 는 CPU 1 에서 행해진 | |
1093 | 이벤트의 결과를 무작위적 순서로 인지하게 됩니다. | |
1094 | ||
1095 | +-------+ : : : : | |
1096 | | | +------+ +-------+ | |
1097 | | |------>| A=1 |------ --->| A->0 | | |
1098 | | | +------+ \ +-------+ | |
1099 | | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 | | |
1100 | | | +------+ | +-------+ | |
1101 | | |------>| B=2 |--- | : : | |
1102 | | | +------+ \ | : : +-------+ | |
1103 | +-------+ : : \ | +-------+ | | | |
1104 | ---------->| B->2 |------>| | | |
1105 | | +-------+ | CPU 2 | | |
1106 | | | A->0 |------>| | | |
1107 | | +-------+ | | | |
1108 | | : : +-------+ | |
1109 | \ : : | |
1110 | \ +-------+ | |
1111 | ---->| A->1 | | |
1112 | +-------+ | |
1113 | : : | |
1114 | ||
1115 | ||
1116 | 하지만, 만약 읽기 배리어가 B 의 로드와 A 의 로드 사이에 존재한다면: | |
1117 | ||
1118 | CPU 1 CPU 2 | |
1119 | ======================= ======================= | |
1120 | { A = 0, B = 9 } | |
1121 | STORE A=1 | |
1122 | <쓰기 배리어> | |
1123 | STORE B=2 | |
1124 | LOAD B | |
1125 | <읽기 배리어> | |
1126 | LOAD A | |
1127 | ||
1128 | CPU 1 에 의해 만들어진 부분적 순서가 CPU 2 에도 그대로 인지됩니다: | |
1129 | ||
1130 | +-------+ : : : : | |
1131 | | | +------+ +-------+ | |
1132 | | |------>| A=1 |------ --->| A->0 | | |
1133 | | | +------+ \ +-------+ | |
1134 | | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 | | |
1135 | | | +------+ | +-------+ | |
1136 | | |------>| B=2 |--- | : : | |
1137 | | | +------+ \ | : : +-------+ | |
1138 | +-------+ : : \ | +-------+ | | | |
1139 | ---------->| B->2 |------>| | | |
1140 | | +-------+ | CPU 2 | | |
1141 | | : : | | | |
1142 | | : : | | | |
1143 | 여기서 읽기 배리어는 ----> \ rrrrrrrrrrrrrrrrr | | | |
1144 | B 로의 스토어 전의 \ +-------+ | | | |
1145 | 모든 결과를 CPU 2 에 ---->| A->1 |------>| | | |
1146 | 보이도록 한다 +-------+ | | | |
1147 | : : +-------+ | |
1148 | ||
1149 | ||
1150 | 더 완벽한 설명을 위해, A 의 로드가 읽기 배리어 앞과 뒤에 있으면 어떻게 될지 | |
1151 | 생각해 봅시다: | |
1152 | ||
1153 | CPU 1 CPU 2 | |
1154 | ======================= ======================= | |
1155 | { A = 0, B = 9 } | |
1156 | STORE A=1 | |
1157 | <쓰기 배리어> | |
1158 | STORE B=2 | |
1159 | LOAD B | |
1160 | LOAD A [first load of A] | |
1161 | <읽기 배리어> | |
1162 | LOAD A [second load of A] | |
1163 | ||
1164 | A 의 로드 두개가 모두 B 의 로드 뒤에 있지만, 서로 다른 값을 얻어올 수 | |
1165 | 있습니다: | |
1166 | ||
1167 | +-------+ : : : : | |
1168 | | | +------+ +-------+ | |
1169 | | |------>| A=1 |------ --->| A->0 | | |
1170 | | | +------+ \ +-------+ | |
1171 | | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 | | |
1172 | | | +------+ | +-------+ | |
1173 | | |------>| B=2 |--- | : : | |
1174 | | | +------+ \ | : : +-------+ | |
1175 | +-------+ : : \ | +-------+ | | | |
1176 | ---------->| B->2 |------>| | | |
1177 | | +-------+ | CPU 2 | | |
1178 | | : : | | | |
1179 | | : : | | | |
1180 | | +-------+ | | | |
1181 | | | A->0 |------>| 1st | | |
1182 | | +-------+ | | | |
1183 | 여기서 읽기 배리어는 ----> \ rrrrrrrrrrrrrrrrr | | | |
1184 | B 로의 스토어 전의 \ +-------+ | | | |
1185 | 모든 결과를 CPU 2 에 ---->| A->1 |------>| 2nd | | |
1186 | 보이도록 한다 +-------+ | | | |
1187 | : : +-------+ | |
1188 | ||
1189 | ||
1190 | 하지만 CPU 1 에서의 A 업데이트는 읽기 배리어가 완료되기 전에도 보일 수도 | |
1191 | 있긴 합니다: | |
1192 | ||
1193 | +-------+ : : : : | |
1194 | | | +------+ +-------+ | |
1195 | | |------>| A=1 |------ --->| A->0 | | |
1196 | | | +------+ \ +-------+ | |
1197 | | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 | | |
1198 | | | +------+ | +-------+ | |
1199 | | |------>| B=2 |--- | : : | |
1200 | | | +------+ \ | : : +-------+ | |
1201 | +-------+ : : \ | +-------+ | | | |
1202 | ---------->| B->2 |------>| | | |
1203 | | +-------+ | CPU 2 | | |
1204 | | : : | | | |
1205 | \ : : | | | |
1206 | \ +-------+ | | | |
1207 | ---->| A->1 |------>| 1st | | |
1208 | +-------+ | | | |
1209 | rrrrrrrrrrrrrrrrr | | | |
1210 | +-------+ | | | |
1211 | | A->1 |------>| 2nd | | |
1212 | +-------+ | | | |
1213 | : : +-------+ | |
1214 | ||
1215 | ||
1216 | 여기서 보장되는 건, 만약 B 의 로드가 B == 2 라는 결과를 봤다면, A 에의 두번째 | |
1217 | 로드는 항상 A == 1 을 보게 될 것이라는 겁니다. A 에의 첫번째 로드에는 그런 | |
1218 | 보장이 없습니다; A == 0 이거나 A == 1 이거나 둘 중 하나의 결과를 보게 될겁니다. | |
1219 | ||
1220 | ||
1221 | 읽기 메모리 배리어 VS 로드 예측 | |
1222 | ------------------------------- | |
1223 | ||
1224 | 많은 CPU들이 로드를 예측적으로 (speculatively) 합니다: 어떤 데이터를 메모리에서 | |
1225 | 로드해야 하게 될지 예측을 했다면, 해당 데이터를 로드하는 인스트럭션을 실제로는 | |
1226 | 아직 만나지 않았더라도 다른 로드 작업이 없어 버스 (bus) 가 아무 일도 하고 있지 | |
1227 | 않다면, 그 데이터를 로드합니다. 이후에 실제 로드 인스트럭션이 실행되면 CPU 가 | |
1228 | 이미 그 값을 가지고 있기 때문에 그 로드 인스트럭션은 즉시 완료됩니다. | |
1229 | ||
1230 | 해당 CPU 는 실제로는 그 값이 필요치 않았다는 사실이 나중에 드러날 수도 있는데 - | |
1231 | 해당 로드 인스트럭션이 브랜치로 우회되거나 했을 수 있겠죠 - , 그렇게 되면 앞서 | |
1232 | 읽어둔 값을 버리거나 나중의 사용을 위해 캐시에 넣어둘 수 있습니다. | |
1233 | ||
1234 | 다음을 생각해 봅시다: | |
1235 | ||
1236 | CPU 1 CPU 2 | |
1237 | ======================= ======================= | |
1238 | LOAD B | |
1239 | DIVIDE } 나누기 명령은 일반적으로 | |
1240 | DIVIDE } 긴 시간을 필요로 합니다 | |
1241 | LOAD A | |
1242 | ||
1243 | 는 이렇게 될 수 있습니다: | |
1244 | ||
1245 | : : +-------+ | |
1246 | +-------+ | | | |
1247 | --->| B->2 |------>| | | |
1248 | +-------+ | CPU 2 | | |
1249 | : :DIVIDE | | | |
1250 | +-------+ | | | |
1251 | 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | | | |
1252 | CPU 는 A 의 LOAD 를 +-------+ ~ | | | |
1253 | 예측해서 수행한다 : : ~ | | | |
1254 | : :DIVIDE | | | |
1255 | : : ~ | | | |
1256 | 나누기가 끝나면 ---> ---> : : ~-->| | | |
1257 | CPU 는 해당 LOAD 를 : : | | | |
1258 | 즉각 완료한다 : : +-------+ | |
1259 | ||
1260 | ||
1261 | 읽기 배리어나 데이터 의존성 배리어를 두번째 로드 직전에 놓는다면: | |
1262 | ||
1263 | CPU 1 CPU 2 | |
1264 | ======================= ======================= | |
1265 | LOAD B | |
1266 | DIVIDE | |
1267 | DIVIDE | |
1268 | <읽기 배리어> | |
1269 | LOAD A | |
1270 | ||
1271 | 예측으로 얻어진 값은 사용된 배리어의 타입에 따라서 해당 값이 옳은지 검토되게 | |
1272 | 됩니다. 만약 해당 메모리 영역에 변화가 없었다면, 예측으로 얻어두었던 값이 | |
1273 | 사용됩니다: | |
1274 | ||
1275 | : : +-------+ | |
1276 | +-------+ | | | |
1277 | --->| B->2 |------>| | | |
1278 | +-------+ | CPU 2 | | |
1279 | : :DIVIDE | | | |
1280 | +-------+ | | | |
1281 | 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | | | |
1282 | CPU 는 A 의 LOAD 를 +-------+ ~ | | | |
1283 | 예측한다 : : ~ | | | |
1284 | : :DIVIDE | | | |
1285 | : : ~ | | | |
1286 | : : ~ | | | |
1287 | rrrrrrrrrrrrrrrr~ | | | |
1288 | : : ~ | | | |
1289 | : : ~-->| | | |
1290 | : : | | | |
1291 | : : +-------+ | |
1292 | ||
1293 | ||
1294 | 하지만 다른 CPU 에서 업데이트나 무효화가 있었다면, 그 예측은 무효화되고 그 값은 | |
1295 | 다시 읽혀집니다: | |
1296 | ||
1297 | : : +-------+ | |
1298 | +-------+ | | | |
1299 | --->| B->2 |------>| | | |
1300 | +-------+ | CPU 2 | | |
1301 | : :DIVIDE | | | |
1302 | +-------+ | | | |
1303 | 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | | | |
1304 | CPU 는 A 의 LOAD 를 +-------+ ~ | | | |
1305 | 예측한다 : : ~ | | | |
1306 | : :DIVIDE | | | |
1307 | : : ~ | | | |
1308 | : : ~ | | | |
1309 | rrrrrrrrrrrrrrrrr | | | |
1310 | +-------+ | | | |
1311 | 예측성 동작은 무효화 되고 ---> --->| A->1 |------>| | | |
1312 | 업데이트된 값이 다시 읽혀진다 +-------+ | | | |
1313 | : : +-------+ | |
1314 | ||
1315 | ||
1316 | 이행성 | |
1317 | ------ | |
1318 | ||
1319 | 이행성(transitivity)은 실제의 컴퓨터 시스템에서 항상 제공되지는 않는, 순서 | |
1320 | 맞추기에 대한 상당히 직관적인 개념입니다. 다음의 예가 이행성을 보여줍니다: | |
1321 | ||
1322 | CPU 1 CPU 2 CPU 3 | |
1323 | ======================= ======================= ======================= | |
1324 | { X = 0, Y = 0 } | |
1325 | STORE X=1 LOAD X STORE Y=1 | |
1326 | <범용 배리어> <범용 배리어> | |
1327 | LOAD Y LOAD X | |
1328 | ||
1329 | CPU 2 의 X 로드가 1을 리턴했고 Y 로드가 0을 리턴했다고 해봅시다. 이는 CPU 2 의 | |
1330 | X 로드가 CPU 1 의 X 스토어 뒤에 이루어졌고 CPU 2 의 Y 로드는 CPU 3 의 Y 스토어 | |
1331 | 전에 이루어졌음을 의미합니다. 그럼 "CPU 3 의 X 로드는 0을 리턴할 수 있나요?" | |
1332 | ||
1333 | CPU 2 의 X 로드는 CPU 1 의 스토어 후에 이루어졌으니, CPU 3 의 X 로드는 1을 | |
1334 | 리턴하는게 자연스럽습니다. 이런 생각이 이행성의 한 예입니다: CPU A 에서 실행된 | |
1335 | 로드가 CPU B 에서의 같은 변수에 대한 로드를 뒤따른다면, CPU A 의 로드는 CPU B | |
1336 | 의 로드가 내놓은 값과 같거나 그 후의 값을 내놓아야 합니다. | |
1337 | ||
1338 | 리눅스 커널에서 범용 배리어의 사용은 이행성을 보장합니다. 따라서, 앞의 예에서 | |
1339 | CPU 2 의 X 로드가 1을, Y 로드는 0을 리턴했다면, CPU 3 의 X 로드는 반드시 1을 | |
1340 | 리턴합니다. | |
1341 | ||
1342 | 하지만, 읽기나 쓰기 배리어에 대해서는 이행성이 보장되지 -않습니다-. 예를 들어, | |
1343 | 앞의 예에서 CPU 2 의 범용 배리어가 아래처럼 읽기 배리어로 바뀐 경우를 생각해 | |
1344 | 봅시다: | |
1345 | ||
1346 | CPU 1 CPU 2 CPU 3 | |
1347 | ======================= ======================= ======================= | |
1348 | { X = 0, Y = 0 } | |
1349 | STORE X=1 LOAD X STORE Y=1 | |
1350 | <읽기 배리어> <범용 배리어> | |
1351 | LOAD Y LOAD X | |
1352 | ||
1353 | 이 코드는 이행성을 갖지 않습니다: 이 예에서는, CPU 2 의 X 로드가 1을 | |
1354 | 리턴하고, Y 로드는 0을 리턴하지만 CPU 3 의 X 로드가 0을 리턴하는 것도 완전히 | |
1355 | 합법적입니다. | |
1356 | ||
1357 | CPU 2 의 읽기 배리어가 자신의 읽기는 순서를 맞춰줘도, CPU 1 의 스토어와의 | |
1358 | 순서를 맞춰준다고는 보장할 수 없다는게 핵심입니다. 따라서, CPU 1 과 CPU 2 가 | |
1359 | 버퍼나 캐시를 공유하는 시스템에서 이 예제 코드가 실행된다면, CPU 2 는 CPU 1 이 | |
1360 | 쓴 값에 좀 빨리 접근할 수 있을 것입니다. 따라서 CPU 1 과 CPU 2 의 접근으로 | |
1361 | 조합된 순서를 모든 CPU 가 동의할 수 있도록 하기 위해 범용 배리어가 필요합니다. | |
1362 | ||
1363 | 범용 배리어는 "글로벌 이행성"을 제공해서, 모든 CPU 들이 오퍼레이션들의 순서에 | |
1364 | 동의하게 할 것입니다. 반면, release-acquire 조합은 "로컬 이행성" 만을 | |
1365 | 제공해서, 해당 조합이 사용된 CPU 들만이 해당 액세스들의 조합된 순서에 동의함이 | |
1366 | 보장됩니다. 예를 들어, 존경스런 Herman Hollerith 의 C 코드로 보면: | |
1367 | ||
1368 | int u, v, x, y, z; | |
1369 | ||
1370 | void cpu0(void) | |
1371 | { | |
1372 | r0 = smp_load_acquire(&x); | |
1373 | WRITE_ONCE(u, 1); | |
1374 | smp_store_release(&y, 1); | |
1375 | } | |
1376 | ||
1377 | void cpu1(void) | |
1378 | { | |
1379 | r1 = smp_load_acquire(&y); | |
1380 | r4 = READ_ONCE(v); | |
1381 | r5 = READ_ONCE(u); | |
1382 | smp_store_release(&z, 1); | |
1383 | } | |
1384 | ||
1385 | void cpu2(void) | |
1386 | { | |
1387 | r2 = smp_load_acquire(&z); | |
1388 | smp_store_release(&x, 1); | |
1389 | } | |
1390 | ||
1391 | void cpu3(void) | |
1392 | { | |
1393 | WRITE_ONCE(v, 1); | |
1394 | smp_mb(); | |
1395 | r3 = READ_ONCE(u); | |
1396 | } | |
1397 | ||
1398 | cpu0(), cpu1(), 그리고 cpu2() 는 smp_store_release()/smp_load_acquire() 쌍의 | |
1399 | 연결을 통한 로컬 이행성에 동참하고 있으므로, 다음과 같은 결과는 나오지 않을 | |
1400 | 겁니다: | |
1401 | ||
1402 | r0 == 1 && r1 == 1 && r2 == 1 | |
1403 | ||
1404 | 더 나아가서, cpu0() 와 cpu1() 사이의 release-acquire 관계로 인해, cpu1() 은 | |
1405 | cpu0() 의 쓰기를 봐야만 하므로, 다음과 같은 결과도 없을 겁니다: | |
1406 | ||
1407 | r1 == 1 && r5 == 0 | |
1408 | ||
1409 | 하지만, release-acquire 타동성은 동참한 CPU 들에만 적용되므로 cpu3() 에는 | |
1410 | 적용되지 않습니다. 따라서, 다음과 같은 결과가 가능합니다: | |
1411 | ||
1412 | r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0 | |
1413 | ||
1414 | 비슷하게, 다음과 같은 결과도 가능합니다: | |
1415 | ||
1416 | r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0 && r5 == 1 | |
1417 | ||
1418 | cpu0(), cpu1(), 그리고 cpu2() 는 그들의 읽기와 쓰기를 순서대로 보게 되지만, | |
1419 | release-acquire 체인에 관여되지 않은 CPU 들은 그 순서에 이견을 가질 수 | |
1420 | 있습니다. 이런 이견은 smp_load_acquire() 와 smp_store_release() 의 구현에 | |
1421 | 사용되는 완화된 메모리 배리어 인스트럭션들은 항상 배리어 앞의 스토어들을 뒤의 | |
1422 | 로드들에 앞세울 필요는 없다는 사실에서 기인합니다. 이 말은 cpu3() 는 cpu0() 의 | |
1423 | u 로의 스토어를 cpu1() 의 v 로부터의 로드 뒤에 일어난 것으로 볼 수 있다는 | |
1424 | 뜻입니다, cpu0() 와 cpu1() 은 이 두 오퍼레이션이 의도된 순서대로 일어났음에 | |
1425 | 모두 동의하는데도 말입니다. | |
1426 | ||
1427 | 하지만, smp_load_acquire() 는 마술이 아님을 명심하시기 바랍니다. 구체적으로, | |
1428 | 이 함수는 단순히 순서 규칙을 지키며 인자로부터의 읽기를 수행합니다. 이것은 | |
1429 | 어떤 특정한 값이 읽힐 것인지는 보장하지 -않습니다-. 따라서, 다음과 같은 결과도 | |
1430 | 가능합니다: | |
1431 | ||
1432 | r0 == 0 && r1 == 0 && r2 == 0 && r5 == 0 | |
1433 | ||
1434 | 이런 결과는 어떤 것도 재배치 되지 않는, 순차적 일관성을 가진 가상의 | |
1435 | 시스템에서도 일어날 수 있음을 기억해 두시기 바랍니다. | |
1436 | ||
1437 | 다시 말하지만, 당신의 코드가 글로벌 이행성을 필요로 한다면, 범용 배리어를 | |
1438 | 사용하십시오. | |
1439 | ||
1440 | ||
1441 | ================== | |
1442 | 명시적 커널 배리어 | |
1443 | ================== | |
1444 | ||
1445 | 리눅스 커널은 서로 다른 단계에서 동작하는 다양한 배리어들을 가지고 있습니다: | |
1446 | ||
1447 | (*) 컴파일러 배리어. | |
1448 | ||
1449 | (*) CPU 메모리 배리어. | |
1450 | ||
1451 | (*) MMIO 쓰기 배리어. | |
1452 | ||
1453 | ||
1454 | 컴파일러 배리어 | |
1455 | --------------- | |
1456 | ||
1457 | 리눅스 커널은 컴파일러가 메모리 액세스를 재배치 하는 것을 막아주는 명시적인 | |
1458 | 컴파일러 배리어를 가지고 있습니다: | |
1459 | ||
1460 | barrier(); | |
1461 | ||
1462 | 이건 범용 배리어입니다 -- barrier() 의 읽기-읽기 나 쓰기-쓰기 변종은 없습니다. | |
1463 | 하지만, READ_ONCE() 와 WRITE_ONCE() 는 특정 액세스들에 대해서만 동작하는 | |
1464 | barrier() 의 완화된 형태로 볼 수 있습니다. | |
1465 | ||
1466 | barrier() 함수는 다음과 같은 효과를 갖습니다: | |
1467 | ||
1468 | (*) 컴파일러가 barrier() 뒤의 액세스들이 barrier() 앞의 액세스보다 앞으로 | |
1469 | 재배치되지 못하게 합니다. 예를 들어, 인터럽트 핸들러 코드와 인터럽트 당한 | |
1470 | 코드 사이의 통신을 신중히 하기 위해 사용될 수 있습니다. | |
1471 | ||
1472 | (*) 루프에서, 컴파일러가 루프 조건에 사용된 변수를 매 이터레이션마다 | |
1473 | 메모리에서 로드하지 않아도 되도록 최적화 하는걸 방지합니다. | |
1474 | ||
1475 | READ_ONCE() 와 WRITE_ONCE() 함수는 싱글 쓰레드 코드에서는 문제 없지만 동시성이 | |
1476 | 있는 코드에서는 문제가 될 수 있는 모든 최적화를 막습니다. 이런 류의 최적화에 | |
1477 | 대한 예를 몇가지 들어보면 다음과 같습니다: | |
1478 | ||
1479 | (*) 컴파일러는 같은 변수에 대한 로드와 스토어를 재배치 할 수 있고, 어떤 | |
1480 | 경우에는 CPU가 같은 변수로부터의 로드들을 재배치할 수도 있습니다. 이는 | |
1481 | 다음의 코드가: | |
1482 | ||
1483 | a[0] = x; | |
1484 | a[1] = x; | |
1485 | ||
1486 | x 의 예전 값이 a[1] 에, 새 값이 a[0] 에 있게 할 수 있다는 뜻입니다. | |
1487 | 컴파일러와 CPU가 이런 일을 못하게 하려면 다음과 같이 해야 합니다: | |
1488 | ||
1489 | a[0] = READ_ONCE(x); | |
1490 | a[1] = READ_ONCE(x); | |
1491 | ||
1492 | 즉, READ_ONCE() 와 WRITE_ONCE() 는 여러 CPU 에서 하나의 변수에 가해지는 | |
1493 | 액세스들에 캐시 일관성을 제공합니다. | |
1494 | ||
1495 | (*) 컴파일러는 같은 변수에 대한 연속적인 로드들을 병합할 수 있습니다. 그런 | |
1496 | 병합 작업으로 컴파일러는 다음의 코드를: | |
1497 | ||
1498 | while (tmp = a) | |
1499 | do_something_with(tmp); | |
1500 | ||
1501 | 다음과 같이, 싱글 쓰레드 코드에서는 말이 되지만 개발자의 의도와 전혀 맞지 | |
1502 | 않는 방향으로 "최적화" 할 수 있습니다: | |
1503 | ||
1504 | if (tmp = a) | |
1505 | for (;;) | |
1506 | do_something_with(tmp); | |
1507 | ||
1508 | 컴파일러가 이런 짓을 하지 못하게 하려면 READ_ONCE() 를 사용하세요: | |
1509 | ||
1510 | while (tmp = READ_ONCE(a)) | |
1511 | do_something_with(tmp); | |
1512 | ||
1513 | (*) 예컨대 레지스터 사용량이 많아 컴파일러가 모든 데이터를 레지스터에 담을 수 | |
1514 | 없는 경우, 컴파일러는 변수를 다시 로드할 수 있습니다. 따라서 컴파일러는 | |
1515 | 앞의 예에서 변수 'tmp' 사용을 최적화로 없애버릴 수 있습니다: | |
1516 | ||
1517 | while (tmp = a) | |
1518 | do_something_with(tmp); | |
1519 | ||
1520 | 이 코드는 다음과 같이 싱글 쓰레드에서는 완벽하지만 동시성이 존재하는 | |
1521 | 경우엔 치명적인 코드로 바뀔 수 있습니다: | |
1522 | ||
1523 | while (a) | |
1524 | do_something_with(a); | |
1525 | ||
1526 | 예를 들어, 최적화된 이 코드는 변수 a 가 다른 CPU 에 의해 "while" 문과 | |
1527 | do_something_with() 호출 사이에 바뀌어 do_something_with() 에 0을 넘길 | |
1528 | 수도 있습니다. | |
1529 | ||
1530 | 이번에도, 컴파일러가 그런 짓을 하는걸 막기 위해 READ_ONCE() 를 사용하세요: | |
1531 | ||
1532 | while (tmp = READ_ONCE(a)) | |
1533 | do_something_with(tmp); | |
1534 | ||
1535 | 레지스터가 부족한 상황을 겪는 경우, 컴파일러는 tmp 를 스택에 저장해둘 수도 | |
1536 | 있습니다. 컴파일러가 변수를 다시 읽어들이는건 이렇게 저장해두고 후에 다시 | |
1537 | 읽어들이는데 드는 오버헤드 때문입니다. 그렇게 하는게 싱글 쓰레드 | |
1538 | 코드에서는 안전하므로, 안전하지 않은 경우에는 컴파일러에게 직접 알려줘야 | |
1539 | 합니다. | |
1540 | ||
1541 | (*) 컴파일러는 그 값이 무엇일지 알고 있다면 로드를 아예 안할 수도 있습니다. | |
1542 | 예를 들어, 다음의 코드는 변수 'a' 의 값이 항상 0임을 증명할 수 있다면: | |
1543 | ||
1544 | while (tmp = a) | |
1545 | do_something_with(tmp); | |
1546 | ||
1547 | 이렇게 최적화 되어버릴 수 있습니다: | |
1548 | ||
1549 | do { } while (0); | |
1550 | ||
1551 | 이 변환은 싱글 쓰레드 코드에서는 도움이 되는데 로드와 브랜치를 제거했기 | |
1552 | 때문입니다. 문제는 컴파일러가 'a' 의 값을 업데이트 하는건 현재의 CPU 하나 | |
1553 | 뿐이라는 가정 위에서 증명을 했다는데 있습니다. 만약 변수 'a' 가 공유되어 | |
1554 | 있다면, 컴파일러의 증명은 틀린 것이 될겁니다. 컴파일러는 그 자신이 | |
1555 | 생각하는 것만큼 많은 것을 알고 있지 못함을 컴파일러에게 알리기 위해 | |
1556 | READ_ONCE() 를 사용하세요: | |
1557 | ||
1558 | while (tmp = READ_ONCE(a)) | |
1559 | do_something_with(tmp); | |
1560 | ||
1561 | 하지만 컴파일러는 READ_ONCE() 뒤에 나오는 값에 대해서도 눈길을 두고 있음을 | |
1562 | 기억하세요. 예를 들어, 다음의 코드에서 MAX 는 전처리기 매크로로, 1의 값을 | |
1563 | 갖는다고 해봅시다: | |
1564 | ||
1565 | while ((tmp = READ_ONCE(a)) % MAX) | |
1566 | do_something_with(tmp); | |
1567 | ||
1568 | 이렇게 되면 컴파일러는 MAX 를 가지고 수행되는 "%" 오퍼레이터의 결과가 항상 | |
1569 | 0이라는 것을 알게 되고, 컴파일러가 코드를 실질적으로는 존재하지 않는 | |
1570 | 것처럼 최적화 하는 것이 허용되어 버립니다. ('a' 변수의 로드는 여전히 | |
1571 | 행해질 겁니다.) | |
1572 | ||
1573 | (*) 비슷하게, 컴파일러는 변수가 저장하려 하는 값을 이미 가지고 있다는 것을 | |
1574 | 알면 스토어 자체를 제거할 수 있습니다. 이번에도, 컴파일러는 현재의 CPU | |
1575 | 만이 그 변수에 값을 쓰는 오로지 하나의 존재라고 생각하여 공유된 변수에 | |
1576 | 대해서는 잘못된 일을 하게 됩니다. 예를 들어, 다음과 같은 경우가 있을 수 | |
1577 | 있습니다: | |
1578 | ||
1579 | a = 0; | |
1580 | ... 변수 a 에 스토어를 하지 않는 코드 ... | |
1581 | a = 0; | |
1582 | ||
1583 | 컴파일러는 변수 'a' 의 값은 이미 0이라는 것을 알고, 따라서 두번째 스토어를 | |
1584 | 삭제할 겁니다. 만약 다른 CPU 가 그 사이 변수 'a' 에 다른 값을 썼다면 | |
1585 | 황당한 결과가 나올 겁니다. | |
1586 | ||
1587 | 컴파일러가 그런 잘못된 추측을 하지 않도록 WRITE_ONCE() 를 사용하세요: | |
1588 | ||
1589 | WRITE_ONCE(a, 0); | |
1590 | ... 변수 a 에 스토어를 하지 않는 코드 ... | |
1591 | WRITE_ONCE(a, 0); | |
1592 | ||
1593 | (*) 컴파일러는 하지 말라고 하지 않으면 메모리 액세스들을 재배치 할 수 | |
1594 | 있습니다. 예를 들어, 다음의 프로세스 레벨 코드와 인터럽트 핸들러 사이의 | |
1595 | 상호작용을 생각해 봅시다: | |
1596 | ||
1597 | void process_level(void) | |
1598 | { | |
1599 | msg = get_message(); | |
1600 | flag = true; | |
1601 | } | |
1602 | ||
1603 | void interrupt_handler(void) | |
1604 | { | |
1605 | if (flag) | |
1606 | process_message(msg); | |
1607 | } | |
1608 | ||
1609 | 이 코드에는 컴파일러가 process_level() 을 다음과 같이 변환하는 것을 막을 | |
1610 | 수단이 없고, 이런 변환은 싱글쓰레드에서라면 실제로 훌륭한 선택일 수 | |
1611 | 있습니다: | |
1612 | ||
1613 | void process_level(void) | |
1614 | { | |
1615 | flag = true; | |
1616 | msg = get_message(); | |
1617 | } | |
1618 | ||
1619 | 이 두개의 문장 사이에 인터럽트가 발생한다면, interrupt_handler() 는 의미를 | |
1620 | 알 수 없는 메세지를 받을 수도 있습니다. 이걸 막기 위해 다음과 같이 | |
1621 | WRITE_ONCE() 를 사용하세요: | |
1622 | ||
1623 | void process_level(void) | |
1624 | { | |
1625 | WRITE_ONCE(msg, get_message()); | |
1626 | WRITE_ONCE(flag, true); | |
1627 | } | |
1628 | ||
1629 | void interrupt_handler(void) | |
1630 | { | |
1631 | if (READ_ONCE(flag)) | |
1632 | process_message(READ_ONCE(msg)); | |
1633 | } | |
1634 | ||
1635 | interrupt_handler() 안에서도 중첩된 인터럽트나 NMI 와 같이 인터럽트 핸들러 | |
1636 | 역시 'flag' 와 'msg' 에 접근하는 또다른 무언가에 인터럽트 될 수 있다면 | |
1637 | READ_ONCE() 와 WRITE_ONCE() 를 사용해야 함을 기억해 두세요. 만약 그런 | |
1638 | 가능성이 없다면, interrupt_handler() 안에서는 문서화 목적이 아니라면 | |
1639 | READ_ONCE() 와 WRITE_ONCE() 는 필요치 않습니다. (근래의 리눅스 커널에서 | |
1640 | 중첩된 인터럽트는 보통 잘 일어나지 않음도 기억해 두세요, 실제로, 어떤 | |
1641 | 인터럽트 핸들러가 인터럽트가 활성화된 채로 리턴하면 WARN_ONCE() 가 | |
1642 | 실행됩니다.) | |
1643 | ||
1644 | 컴파일러는 READ_ONCE() 와 WRITE_ONCE() 뒤의 READ_ONCE() 나 WRITE_ONCE(), | |
1645 | barrier(), 또는 비슷한 것들을 담고 있지 않은 코드를 움직일 수 있을 것으로 | |
1646 | 가정되어야 합니다. | |
1647 | ||
1648 | 이 효과는 barrier() 를 통해서도 만들 수 있지만, READ_ONCE() 와 | |
1649 | WRITE_ONCE() 가 좀 더 안목 높은 선택입니다: READ_ONCE() 와 WRITE_ONCE()는 | |
1650 | 컴파일러에 주어진 메모리 영역에 대해서만 최적화 가능성을 포기하도록 | |
1651 | 하지만, barrier() 는 컴파일러가 지금까지 기계의 레지스터에 캐시해 놓은 | |
1652 | 모든 메모리 영역의 값을 버려야 하게 하기 때문입니다. 물론, 컴파일러는 | |
1653 | READ_ONCE() 와 WRITE_ONCE() 가 일어난 순서도 지켜줍니다, CPU 는 당연히 | |
1654 | 그 순서를 지킬 의무가 없지만요. | |
1655 | ||
1656 | (*) 컴파일러는 다음의 예에서와 같이 변수에의 스토어를 날조해낼 수도 있습니다: | |
1657 | ||
1658 | if (a) | |
1659 | b = a; | |
1660 | else | |
1661 | b = 42; | |
1662 | ||
1663 | 컴파일러는 아래와 같은 최적화로 브랜치를 줄일 겁니다: | |
1664 | ||
1665 | b = 42; | |
1666 | if (a) | |
1667 | b = a; | |
1668 | ||
1669 | 싱글 쓰레드 코드에서 이 최적화는 안전할 뿐 아니라 브랜치 갯수를 | |
1670 | 줄여줍니다. 하지만 안타깝게도, 동시성이 있는 코드에서는 이 최적화는 다른 | |
1671 | CPU 가 'b' 를 로드할 때, -- 'a' 가 0이 아닌데도 -- 가짜인 값, 42를 보게 | |
1672 | 되는 경우를 가능하게 합니다. 이걸 방지하기 위해 WRITE_ONCE() 를 | |
1673 | 사용하세요: | |
1674 | ||
1675 | if (a) | |
1676 | WRITE_ONCE(b, a); | |
1677 | else | |
1678 | WRITE_ONCE(b, 42); | |
1679 | ||
1680 | 컴파일러는 로드를 만들어낼 수도 있습니다. 일반적으로는 문제를 일으키지 | |
1681 | 않지만, 캐시 라인 바운싱을 일으켜 성능과 확장성을 떨어뜨릴 수 있습니다. | |
1682 | 날조된 로드를 막기 위해선 READ_ONCE() 를 사용하세요. | |
1683 | ||
1684 | (*) 정렬된 메모리 주소에 위치한, 한번의 메모리 참조 인스트럭션으로 액세스 | |
1685 | 가능한 크기의 데이터는 하나의 큰 액세스가 여러개의 작은 액세스들로 | |
1686 | 대체되는 "로드 티어링(load tearing)" 과 "스토어 티어링(store tearing)" 을 | |
1687 | 방지합니다. 예를 들어, 주어진 아키텍쳐가 7-bit imeediate field 를 갖는 | |
1688 | 16-bit 스토어 인스트럭션을 제공한다면, 컴파일러는 다음의 32-bit 스토어를 | |
1689 | 구현하는데에 두개의 16-bit store-immediate 명령을 사용하려 할겁니다: | |
1690 | ||
1691 | p = 0x00010002; | |
1692 | ||
1693 | 스토어 할 상수를 만들고 그 값을 스토어 하기 위해 두개가 넘는 인스트럭션을 | |
1694 | 사용하게 되는, 이런 종류의 최적화를 GCC 는 실제로 함을 부디 알아 두십시오. | |
1695 | 이 최적화는 싱글 쓰레드 코드에서는 성공적인 최적화 입니다. 실제로, 근래에 | |
1696 | 발생한 (그리고 고쳐진) 버그는 GCC 가 volatile 스토어에 비정상적으로 이 | |
1697 | 최적화를 사용하게 했습니다. 그런 버그가 없다면, 다음의 예에서 | |
1698 | WRITE_ONCE() 의 사용은 스토어 티어링을 방지합니다: | |
1699 | ||
1700 | WRITE_ONCE(p, 0x00010002); | |
1701 | ||
1702 | Packed 구조체의 사용 역시 다음의 예처럼 로드 / 스토어 티어링을 유발할 수 | |
1703 | 있습니다: | |
1704 | ||
1705 | struct __attribute__((__packed__)) foo { | |
1706 | short a; | |
1707 | int b; | |
1708 | short c; | |
1709 | }; | |
1710 | struct foo foo1, foo2; | |
1711 | ... | |
1712 | ||
1713 | foo2.a = foo1.a; | |
1714 | foo2.b = foo1.b; | |
1715 | foo2.c = foo1.c; | |
1716 | ||
1717 | READ_ONCE() 나 WRITE_ONCE() 도 없고 volatile 마킹도 없기 때문에, | |
1718 | 컴파일러는 이 세개의 대입문을 두개의 32-bit 로드와 두개의 32-bit 스토어로 | |
1719 | 변환할 수 있습니다. 이는 'foo1.b' 의 값의 로드 티어링과 'foo2.b' 의 | |
1720 | 스토어 티어링을 초래할 겁니다. 이 예에서도 READ_ONCE() 와 WRITE_ONCE() | |
1721 | 가 티어링을 막을 수 있습니다: | |
1722 | ||
1723 | foo2.a = foo1.a; | |
1724 | WRITE_ONCE(foo2.b, READ_ONCE(foo1.b)); | |
1725 | foo2.c = foo1.c; | |
1726 | ||
1727 | 그렇지만, volatile 로 마크된 변수에 대해서는 READ_ONCE() 와 WRITE_ONCE() 가 | |
1728 | 필요치 않습니다. 예를 들어, 'jiffies' 는 volatile 로 마크되어 있기 때문에, | |
1729 | READ_ONCE(jiffies) 라고 할 필요가 없습니다. READ_ONCE() 와 WRITE_ONCE() 가 | |
1730 | 실은 volatile 캐스팅으로 구현되어 있어서 인자가 이미 volatile 로 마크되어 | |
1731 | 있다면 또다른 효과를 내지는 않기 때문입니다. | |
1732 | ||
1733 | 이 컴파일러 배리어들은 CPU 에는 직접적 효과를 전혀 만들지 않기 때문에, 결국은 | |
1734 | 재배치가 일어날 수도 있음을 부디 기억해 두십시오. | |
1735 | ||
1736 | ||
1737 | CPU 메모리 배리어 | |
1738 | ----------------- | |
1739 | ||
1740 | 리눅스 커널은 다음의 여덟개 기본 CPU 메모리 배리어를 가지고 있습니다: | |
1741 | ||
1742 | TYPE MANDATORY SMP CONDITIONAL | |
1743 | =============== ======================= =========================== | |
1744 | 범용 mb() smp_mb() | |
1745 | 쓰기 wmb() smp_wmb() | |
1746 | 읽기 rmb() smp_rmb() | |
1747 | 데이터 의존성 read_barrier_depends() smp_read_barrier_depends() | |
1748 | ||
1749 | ||
1750 | 데이터 의존성 배리어를 제외한 모든 메모리 배리어는 컴파일러 배리어를 | |
1751 | 포함합니다. 데이터 의존성은 컴파일러에의 추가적인 순서 보장을 포함하지 | |
1752 | 않습니다. | |
1753 | ||
1754 | 방백: 데이터 의존성이 있는 경우, 컴파일러는 해당 로드를 올바른 순서로 일으킬 | |
1755 | 것으로 (예: `a[b]` 는 a[b] 를 로드 하기 전에 b 의 값을 먼저 로드한다) | |
1756 | 기대되지만, C 언어 사양에는 컴파일러가 b 의 값을 추측 (예: 1 과 같음) 해서 | |
1757 | b 로드 전에 a 로드를 하는 코드 (예: tmp = a[1]; if (b != 1) tmp = a[b]; ) 를 | |
1758 | 만들지 않아야 한다는 내용 같은 건 없습니다. 또한 컴파일러는 a[b] 를 로드한 | |
1759 | 후에 b 를 또다시 로드할 수도 있어서, a[b] 보다 최신 버전의 b 값을 가질 수도 | |
1760 | 있습니다. 이런 문제들의 해결책에 대한 의견 일치는 아직 없습니다만, 일단 | |
1761 | READ_ONCE() 매크로부터 보기 시작하는게 좋은 시작이 될겁니다. | |
1762 | ||
1763 | SMP 메모리 배리어들은 유니프로세서로 컴파일된 시스템에서는 컴파일러 배리어로 | |
1764 | 바뀌는데, 하나의 CPU 는 스스로 일관성을 유지하고, 겹치는 액세스들 역시 올바른 | |
1765 | 순서로 행해질 것으로 생각되기 때문입니다. 하지만, 아래의 "Virtual Machine | |
1766 | Guests" 서브섹션을 참고하십시오. | |
1767 | ||
1768 | [!] SMP 시스템에서 공유메모리로의 접근들을 순서 세워야 할 때, SMP 메모리 | |
1769 | 배리어는 _반드시_ 사용되어야 함을 기억하세요, 그대신 락을 사용하는 것으로도 | |
1770 | 충분하긴 하지만 말이죠. | |
1771 | ||
1772 | Mandatory 배리어들은 SMP 시스템에서도 UP 시스템에서도 SMP 효과만 통제하기에는 | |
1773 | 불필요한 오버헤드를 갖기 때문에 SMP 효과만 통제하면 되는 곳에는 사용되지 않아야 | |
1774 | 합니다. 하지만, 느슨한 순서 규칙의 메모리 I/O 윈도우를 통한 MMIO 의 효과를 | |
1775 | 통제할 때에는 mandatory 배리어들이 사용될 수 있습니다. 이 배리어들은 | |
1776 | 컴파일러와 CPU 모두 재배치를 못하도록 함으로써 메모리 오퍼레이션들이 디바이스에 | |
1777 | 보여지는 순서에도 영향을 주기 때문에, SMP 가 아닌 시스템이라 할지라도 필요할 수 | |
1778 | 있습니다. | |
1779 | ||
1780 | ||
1781 | 일부 고급 배리어 함수들도 있습니다: | |
1782 | ||
1783 | (*) smp_store_mb(var, value) | |
1784 | ||
1785 | 이 함수는 특정 변수에 특정 값을 대입하고 범용 메모리 배리어를 칩니다. | |
1786 | UP 컴파일에서는 컴파일러 배리어보다 더한 것을 친다고는 보장되지 않습니다. | |
1787 | ||
1788 | ||
1789 | (*) smp_mb__before_atomic(); | |
1790 | (*) smp_mb__after_atomic(); | |
1791 | ||
1792 | 이것들은 값을 리턴하지 않는 (더하기, 빼기, 증가, 감소와 같은) 어토믹 | |
1793 | 함수들을 위한, 특히 그것들이 레퍼런스 카운팅에 사용될 때를 위한 | |
1794 | 함수들입니다. 이 함수들은 메모리 배리어를 내포하고 있지는 않습니다. | |
1795 | ||
1796 | 이것들은 값을 리턴하지 않으며 어토믹한 (set_bit 과 clear_bit 같은) 비트 | |
1797 | 연산에도 사용될 수 있습니다. | |
1798 | ||
1799 | 한 예로, 객체 하나를 무효한 것으로 표시하고 그 객체의 레퍼런스 카운트를 | |
1800 | 감소시키는 다음 코드를 보세요: | |
1801 | ||
1802 | obj->dead = 1; | |
1803 | smp_mb__before_atomic(); | |
1804 | atomic_dec(&obj->ref_count); | |
1805 | ||
1806 | 이 코드는 객체의 업데이트된 death 마크가 레퍼런스 카운터 감소 동작 | |
1807 | *전에* 보일 것을 보장합니다. | |
1808 | ||
1809 | 더 많은 정보를 위해선 Documentation/atomic_ops.txt 문서를 참고하세요. | |
1810 | 어디서 이것들을 사용해야 할지 궁금하다면 "어토믹 오퍼레이션" 서브섹션을 | |
1811 | 참고하세요. | |
1812 | ||
1813 | ||
1814 | (*) lockless_dereference(); | |
1815 | ||
1816 | 이 함수는 smp_read_barrier_depends() 데이터 의존성 배리어를 사용하는 | |
1817 | 포인터 읽어오기 래퍼(wrapper) 함수로 생각될 수 있습니다. | |
1818 | ||
1819 | 객체의 라이프타임이 RCU 외의 메커니즘으로 관리된다는 점을 제외하면 | |
1820 | rcu_dereference() 와도 유사한데, 예를 들면 객체가 시스템이 꺼질 때에만 | |
1821 | 제거되는 경우 등입니다. 또한, lockless_dereference() 은 RCU 와 함께 | |
1822 | 사용될수도, RCU 없이 사용될 수도 있는 일부 데이터 구조에 사용되고 | |
1823 | 있습니다. | |
1824 | ||
1825 | ||
1826 | (*) dma_wmb(); | |
1827 | (*) dma_rmb(); | |
1828 | ||
1829 | 이것들은 CPU 와 DMA 가능한 디바이스에서 모두 액세스 가능한 공유 메모리의 | |
1830 | 읽기, 쓰기 작업들의 순서를 보장하기 위해 consistent memory 에서 사용하기 | |
1831 | 위한 것들입니다. | |
1832 | ||
1833 | 예를 들어, 디바이스와 메모리를 공유하며, 디스크립터 상태 값을 사용해 | |
1834 | 디스크립터가 디바이스에 속해 있는지 아니면 CPU 에 속해 있는지 표시하고, | |
1835 | 공지용 초인종(doorbell) 을 사용해 업데이트된 디스크립터가 디바이스에 사용 | |
1836 | 가능해졌음을 공지하는 디바이스 드라이버를 생각해 봅시다: | |
1837 | ||
1838 | if (desc->status != DEVICE_OWN) { | |
1839 | /* 디스크립터를 소유하기 전에는 데이터를 읽지 않음 */ | |
1840 | dma_rmb(); | |
1841 | ||
1842 | /* 데이터를 읽고 씀 */ | |
1843 | read_data = desc->data; | |
1844 | desc->data = write_data; | |
1845 | ||
1846 | /* 상태 업데이트 전 수정사항을 반영 */ | |
1847 | dma_wmb(); | |
1848 | ||
1849 | /* 소유권을 수정 */ | |
1850 | desc->status = DEVICE_OWN; | |
1851 | ||
1852 | /* MMIO 를 통해 디바이스에 공지를 하기 전에 메모리를 동기화 */ | |
1853 | wmb(); | |
1854 | ||
1855 | /* 업데이트된 디스크립터의 디바이스에 공지 */ | |
1856 | writel(DESC_NOTIFY, doorbell); | |
1857 | } | |
1858 | ||
1859 | dma_rmb() 는 디스크립터로부터 데이터를 읽어오기 전에 디바이스가 소유권을 | |
1860 | 내놓았음을 보장하게 하고, dma_wmb() 는 디바이스가 자신이 소유권을 다시 | |
1861 | 가졌음을 보기 전에 디스크립터에 데이터가 쓰였음을 보장합니다. wmb() 는 | |
1862 | 캐시 일관성이 없는 (cache incoherent) MMIO 영역에 쓰기를 시도하기 전에 | |
1863 | 캐시 일관성이 있는 메모리 (cache coherent memory) 쓰기가 완료되었음을 | |
1864 | 보장해주기 위해 필요합니다. | |
1865 | ||
1866 | consistent memory 에 대한 자세한 내용을 위해선 Documentation/DMA-API.txt | |
1867 | 문서를 참고하세요. | |
1868 | ||
1869 | ||
1870 | MMIO 쓰기 배리어 | |
1871 | ---------------- | |
1872 | ||
1873 | 리눅스 커널은 또한 memory-mapped I/O 쓰기를 위한 특별한 배리어도 가지고 | |
1874 | 있습니다: | |
1875 | ||
1876 | mmiowb(); | |
1877 | ||
1878 | 이것은 mandatory 쓰기 배리어의 변종으로, 완화된 순서 규칙의 I/O 영역에으로의 | |
1879 | 쓰기가 부분적으로 순서를 맞추도록 해줍니다. 이 함수는 CPU->하드웨어 사이를 | |
1880 | 넘어서 실제 하드웨어에까지 일부 수준의 영향을 끼칩니다. | |
1881 | ||
1882 | 더 많은 정보를 위해선 "Acquire vs I/O 액세스" 서브섹션을 참고하세요. | |
1883 | ||
1884 | ||
1885 | ========================= | |
1886 | 암묵적 커널 메모리 배리어 | |
1887 | ========================= | |
1888 | ||
1889 | 리눅스 커널의 일부 함수들은 메모리 배리어를 내장하고 있는데, 락(lock)과 | |
1890 | 스케쥴링 관련 함수들이 대부분입니다. | |
1891 | ||
1892 | 여기선 _최소한의_ 보장을 설명합니다; 특정 아키텍쳐에서는 이 설명보다 더 많은 | |
1893 | 보장을 제공할 수도 있습니다만 해당 아키텍쳐에 종속적인 코드 외의 부분에서는 | |
1894 | 그런 보장을 기대해선 안될겁니다. | |
1895 | ||
1896 | ||
1897 | 락 ACQUISITION 함수 | |
1898 | ------------------- | |
1899 | ||
1900 | 리눅스 커널은 다양한 락 구성체를 가지고 있습니다: | |
1901 | ||
1902 | (*) 스핀 락 | |
1903 | (*) R/W 스핀 락 | |
1904 | (*) 뮤텍스 | |
1905 | (*) 세마포어 | |
1906 | (*) R/W 세마포어 | |
1907 | ||
1908 | 각 구성체마다 모든 경우에 "ACQUIRE" 오퍼레이션과 "RELEASE" 오퍼레이션의 변종이 | |
1909 | 존재합니다. 이 오퍼레이션들은 모두 적절한 배리어를 내포하고 있습니다: | |
1910 | ||
1911 | (1) ACQUIRE 오퍼레이션의 영향: | |
1912 | ||
1913 | ACQUIRE 뒤에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된 | |
1914 | 뒤에 완료됩니다. | |
1915 | ||
1916 | ACQUIRE 앞에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된 후에 | |
1917 | 완료될 수 있습니다. smp_mb__before_spinlock() 뒤에 ACQUIRE 가 실행되는 | |
1918 | 코드 블록은 블록 앞의 스토어를 블록 뒤의 로드와 스토어에 대해 순서 | |
1919 | 맞춥니다. 이건 smp_mb() 보다 완화된 것임을 기억하세요! 많은 아키텍쳐에서 | |
1920 | smp_mb__before_spinlock() 은 사실 아무일도 하지 않습니다. | |
1921 | ||
1922 | (2) RELEASE 오퍼레이션의 영향: | |
1923 | ||
1924 | RELEASE 앞에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션이 완료되기 | |
1925 | 전에 완료됩니다. | |
1926 | ||
1927 | RELEASE 뒤에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션 완료 전에 | |
1928 | 완료될 수 있습니다. | |
1929 | ||
1930 | (3) ACQUIRE vs ACQUIRE 영향: | |
1931 | ||
1932 | 어떤 ACQUIRE 오퍼레이션보다 앞에서 요청된 모든 ACQUIRE 오퍼레이션은 그 | |
1933 | ACQUIRE 오퍼레이션 전에 완료됩니다. | |
1934 | ||
1935 | (4) ACQUIRE vs RELEASE implication: | |
1936 | ||
1937 | 어떤 RELEASE 오퍼레이션보다 앞서 요청된 ACQUIRE 오퍼레이션은 그 RELEASE | |
1938 | 오퍼레이션보다 먼저 완료됩니다. | |
1939 | ||
1940 | (5) 실패한 조건적 ACQUIRE 영향: | |
1941 | ||
1942 | ACQUIRE 오퍼레이션의 일부 락(lock) 변종은 락이 곧바로 획득하기에는 | |
1943 | 불가능한 상태이거나 락이 획득 가능해지도록 기다리는 도중 시그널을 받거나 | |
1944 | 해서 실패할 수 있습니다. 실패한 락은 어떤 배리어도 내포하지 않습니다. | |
1945 | ||
1946 | [!] 참고: 락 ACQUIRE 와 RELEASE 가 단방향 배리어여서 나타나는 현상 중 하나는 | |
1947 | 크리티컬 섹션 바깥의 인스트럭션의 영향이 크리티컬 섹션 내부로도 들어올 수 | |
1948 | 있다는 것입니다. | |
1949 | ||
1950 | RELEASE 후에 요청되는 ACQUIRE 는 전체 메모리 배리어라 여겨지면 안되는데, | |
1951 | ACQUIRE 앞의 액세스가 ACQUIRE 후에 수행될 수 있고, RELEASE 후의 액세스가 | |
1952 | RELEASE 전에 수행될 수도 있으며, 그 두개의 액세스가 서로를 지나칠 수도 있기 | |
1953 | 때문입니다: | |
1954 | ||
1955 | *A = a; | |
1956 | ACQUIRE M | |
1957 | RELEASE M | |
1958 | *B = b; | |
1959 | ||
1960 | 는 다음과 같이 될 수도 있습니다: | |
1961 | ||
1962 | ACQUIRE M, STORE *B, STORE *A, RELEASE M | |
1963 | ||
1964 | ACQUIRE 와 RELEASE 가 락 획득과 해제라면, 그리고 락의 ACQUIRE 와 RELEASE 가 | |
1965 | 같은 락 변수에 대한 것이라면, 해당 락을 쥐고 있지 않은 다른 CPU 의 시야에는 | |
1966 | 이와 같은 재배치가 일어나는 것으로 보일 수 있습니다. 요약하자면, ACQUIRE 에 | |
1967 | 이어 RELEASE 오퍼레이션을 순차적으로 실행하는 행위가 전체 메모리 배리어로 | |
1968 | 생각되어선 -안됩니다-. | |
1969 | ||
1970 | 비슷하게, 앞의 반대 케이스인 RELEASE 와 ACQUIRE 두개 오퍼레이션의 순차적 실행 | |
1971 | 역시 전체 메모리 배리어를 내포하지 않습니다. 따라서, RELEASE, ACQUIRE 로 | |
1972 | 규정되는 크리티컬 섹션의 CPU 수행은 RELEASE 와 ACQUIRE 를 가로지를 수 있으므로, | |
1973 | 다음과 같은 코드는: | |
1974 | ||
1975 | *A = a; | |
1976 | RELEASE M | |
1977 | ACQUIRE N | |
1978 | *B = b; | |
1979 | ||
1980 | 다음과 같이 수행될 수 있습니다: | |
1981 | ||
1982 | ACQUIRE N, STORE *B, STORE *A, RELEASE M | |
1983 | ||
1984 | 이런 재배치는 데드락을 일으킬 수도 있을 것처럼 보일 수 있습니다. 하지만, 그런 | |
1985 | 데드락의 조짐이 있다면 RELEASE 는 단순히 완료될 것이므로 데드락은 존재할 수 | |
1986 | 없습니다. | |
1987 | ||
1988 | 이게 어떻게 올바른 동작을 할 수 있을까요? | |
1989 | ||
1990 | 우리가 이야기 하고 있는건 재배치를 하는 CPU 에 대한 이야기이지, | |
1991 | 컴파일러에 대한 것이 아니란 점이 핵심입니다. 컴파일러 (또는, 개발자) | |
1992 | 가 오퍼레이션들을 이렇게 재배치하면, 데드락이 일어날 수 -있습-니다. | |
1993 | ||
1994 | 하지만 CPU 가 오퍼레이션들을 재배치 했다는걸 생각해 보세요. 이 예에서, | |
1995 | 어셈블리 코드 상으로는 언락이 락을 앞서게 되어 있습니다. CPU 가 이를 | |
1996 | 재배치해서 뒤의 락 오퍼레이션을 먼저 실행하게 됩니다. 만약 데드락이 | |
1997 | 존재한다면, 이 락 오퍼레이션은 그저 스핀을 하며 계속해서 락을 | |
1998 | 시도합니다 (또는, 한참 후에겠지만, 잠듭니다). CPU 는 언젠가는 | |
1999 | (어셈블리 코드에서는 락을 앞서는) 언락 오퍼레이션을 실행하는데, 이 언락 | |
2000 | 오퍼레이션이 잠재적 데드락을 해결하고, 락 오퍼레이션도 뒤이어 성공하게 | |
2001 | 됩니다. | |
2002 | ||
2003 | 하지만 만약 락이 잠을 자는 타입이었다면요? 그런 경우에 코드는 | |
2004 | 스케쥴러로 들어가려 할 거고, 여기서 결국은 메모리 배리어를 만나게 | |
2005 | 되는데, 이 메모리 배리어는 앞의 언락 오퍼레이션이 완료되도록 만들고, | |
2006 | 데드락은 이번에도 해결됩니다. 잠을 자는 행위와 언락 사이의 경주 상황 | |
2007 | (race) 도 있을 수 있겠습니다만, 락 관련 기능들은 그런 경주 상황을 모든 | |
2008 | 경우에 제대로 해결할 수 있어야 합니다. | |
2009 | ||
2010 | 락과 세마포어는 UP 컴파일된 시스템에서의 순서에 대해 보장을 하지 않기 때문에, | |
2011 | 그런 상황에서 인터럽트 비활성화 오퍼레이션과 함께가 아니라면 어떤 일에도 - 특히 | |
2012 | I/O 액세스와 관련해서는 - 제대로 사용될 수 없을 겁니다. | |
2013 | ||
2014 | "CPU 간 ACQUIRING 배리어 효과" 섹션도 참고하시기 바랍니다. | |
2015 | ||
2016 | ||
2017 | 예를 들어, 다음과 같은 코드를 생각해 봅시다: | |
2018 | ||
2019 | *A = a; | |
2020 | *B = b; | |
2021 | ACQUIRE | |
2022 | *C = c; | |
2023 | *D = d; | |
2024 | RELEASE | |
2025 | *E = e; | |
2026 | *F = f; | |
2027 | ||
2028 | 여기선 다음의 이벤트 시퀀스가 생길 수 있습니다: | |
2029 | ||
2030 | ACQUIRE, {*F,*A}, *E, {*C,*D}, *B, RELEASE | |
2031 | ||
2032 | [+] {*F,*A} 는 조합된 액세스를 의미합니다. | |
2033 | ||
2034 | 하지만 다음과 같은 건 불가능하죠: | |
2035 | ||
2036 | {*F,*A}, *B, ACQUIRE, *C, *D, RELEASE, *E | |
2037 | *A, *B, *C, ACQUIRE, *D, RELEASE, *E, *F | |
2038 | *A, *B, ACQUIRE, *C, RELEASE, *D, *E, *F | |
2039 | *B, ACQUIRE, *C, *D, RELEASE, {*F,*A}, *E | |
2040 | ||
2041 | ||
2042 | ||
2043 | 인터럽트 비활성화 함수 | |
2044 | ---------------------- | |
2045 | ||
2046 | 인터럽트를 비활성화 하는 함수 (ACQUIRE 와 동일) 와 인터럽트를 활성화 하는 함수 | |
2047 | (RELEASE 와 동일) 는 컴파일러 배리어처럼만 동작합니다. 따라서, 별도의 메모리 | |
2048 | 배리어나 I/O 배리어가 필요한 상황이라면 그 배리어들은 인터럽트 비활성화 함수 | |
2049 | 외의 방법으로 제공되어야만 합니다. | |
2050 | ||
2051 | ||
2052 | 슬립과 웨이크업 함수 | |
2053 | -------------------- | |
2054 | ||
2055 | 글로벌 데이터에 표시된 이벤트에 의해 프로세스를 잠에 빠트리는 것과 깨우는 것은 | |
2056 | 해당 이벤트를 기다리는 태스크의 태스크 상태와 그 이벤트를 알리기 위해 사용되는 | |
2057 | 글로벌 데이터, 두 데이터간의 상호작용으로 볼 수 있습니다. 이것이 옳은 순서대로 | |
2058 | 일어남을 분명히 하기 위해, 프로세스를 잠에 들게 하는 기능과 깨우는 기능은 | |
2059 | 몇가지 배리어를 내포합니다. | |
2060 | ||
2061 | 먼저, 잠을 재우는 쪽은 일반적으로 다음과 같은 이벤트 시퀀스를 따릅니다: | |
2062 | ||
2063 | for (;;) { | |
2064 | set_current_state(TASK_UNINTERRUPTIBLE); | |
2065 | if (event_indicated) | |
2066 | break; | |
2067 | schedule(); | |
2068 | } | |
2069 | ||
2070 | set_current_state() 에 의해, 태스크 상태가 바뀐 후 범용 메모리 배리어가 | |
2071 | 자동으로 삽입됩니다: | |
2072 | ||
2073 | CPU 1 | |
2074 | =============================== | |
2075 | set_current_state(); | |
2076 | smp_store_mb(); | |
2077 | STORE current->state | |
2078 | <범용 배리어> | |
2079 | LOAD event_indicated | |
2080 | ||
2081 | set_current_state() 는 다음의 것들로 감싸질 수도 있습니다: | |
2082 | ||
2083 | prepare_to_wait(); | |
2084 | prepare_to_wait_exclusive(); | |
2085 | ||
2086 | 이것들 역시 상태를 설정한 후 범용 메모리 배리어를 삽입합니다. | |
2087 | 앞의 전체 시퀀스는 다음과 같은 함수들로 한번에 수행 가능한데, 이것들은 모두 | |
2088 | 올바른 장소에 메모리 배리어를 삽입합니다: | |
2089 | ||
2090 | wait_event(); | |
2091 | wait_event_interruptible(); | |
2092 | wait_event_interruptible_exclusive(); | |
2093 | wait_event_interruptible_timeout(); | |
2094 | wait_event_killable(); | |
2095 | wait_event_timeout(); | |
2096 | wait_on_bit(); | |
2097 | wait_on_bit_lock(); | |
2098 | ||
2099 | ||
2100 | 두번째로, 깨우기를 수행하는 코드는 일반적으로 다음과 같을 겁니다: | |
2101 | ||
2102 | event_indicated = 1; | |
2103 | wake_up(&event_wait_queue); | |
2104 | ||
2105 | 또는: | |
2106 | ||
2107 | event_indicated = 1; | |
2108 | wake_up_process(event_daemon); | |
2109 | ||
2110 | wake_up() 류에 의해 쓰기 메모리 배리어가 내포됩니다. 만약 그것들이 뭔가를 | |
2111 | 깨운다면요. 이 배리어는 태스크 상태가 지워지기 전에 수행되므로, 이벤트를 | |
2112 | 알리기 위한 STORE 와 태스크 상태를 TASK_RUNNING 으로 설정하는 STORE 사이에 | |
2113 | 위치하게 됩니다. | |
2114 | ||
2115 | CPU 1 CPU 2 | |
2116 | =============================== =============================== | |
2117 | set_current_state(); STORE event_indicated | |
2118 | smp_store_mb(); wake_up(); | |
2119 | STORE current->state <쓰기 배리어> | |
2120 | <범용 배리어> STORE current->state | |
2121 | LOAD event_indicated | |
2122 | ||
2123 | 한번더 말합니다만, 이 쓰기 메모리 배리어는 이 코드가 정말로 뭔가를 깨울 때에만 | |
2124 | 실행됩니다. 이걸 설명하기 위해, X 와 Y 는 모두 0 으로 초기화 되어 있다는 가정 | |
2125 | 하에 아래의 이벤트 시퀀스를 생각해 봅시다: | |
2126 | ||
2127 | CPU 1 CPU 2 | |
2128 | =============================== =============================== | |
2129 | X = 1; STORE event_indicated | |
2130 | smp_mb(); wake_up(); | |
2131 | Y = 1; wait_event(wq, Y == 1); | |
2132 | wake_up(); load from Y sees 1, no memory barrier | |
2133 | load from X might see 0 | |
2134 | ||
2135 | 위 예제에서의 경우와 달리 깨우기가 정말로 행해졌다면, CPU 2 의 X 로드는 1 을 | |
2136 | 본다고 보장될 수 있을 겁니다. | |
2137 | ||
2138 | 사용 가능한 깨우기류 함수들로 다음과 같은 것들이 있습니다: | |
2139 | ||
2140 | complete(); | |
2141 | wake_up(); | |
2142 | wake_up_all(); | |
2143 | wake_up_bit(); | |
2144 | wake_up_interruptible(); | |
2145 | wake_up_interruptible_all(); | |
2146 | wake_up_interruptible_nr(); | |
2147 | wake_up_interruptible_poll(); | |
2148 | wake_up_interruptible_sync(); | |
2149 | wake_up_interruptible_sync_poll(); | |
2150 | wake_up_locked(); | |
2151 | wake_up_locked_poll(); | |
2152 | wake_up_nr(); | |
2153 | wake_up_poll(); | |
2154 | wake_up_process(); | |
2155 | ||
2156 | ||
2157 | [!] 잠재우는 코드와 깨우는 코드에 내포되는 메모리 배리어들은 깨우기 전에 | |
2158 | 이루어진 스토어를 잠재우는 코드가 set_current_state() 를 호출한 후에 행하는 | |
2159 | 로드에 대해 순서를 맞추지 _않는다는_ 점을 기억하세요. 예를 들어, 잠재우는 | |
2160 | 코드가 다음과 같고: | |
2161 | ||
2162 | set_current_state(TASK_INTERRUPTIBLE); | |
2163 | if (event_indicated) | |
2164 | break; | |
2165 | __set_current_state(TASK_RUNNING); | |
2166 | do_something(my_data); | |
2167 | ||
2168 | 깨우는 코드는 다음과 같다면: | |
2169 | ||
2170 | my_data = value; | |
2171 | event_indicated = 1; | |
2172 | wake_up(&event_wait_queue); | |
2173 | ||
2174 | event_indecated 에의 변경이 잠재우는 코드에게 my_data 에의 변경 후에 이루어진 | |
2175 | 것으로 인지될 것이라는 보장이 없습니다. 이런 경우에는 양쪽 코드 모두 각각의 | |
2176 | 데이터 액세스 사이에 메모리 배리어를 직접 쳐야 합니다. 따라서 앞의 재우는 | |
2177 | 코드는 다음과 같이: | |
2178 | ||
2179 | set_current_state(TASK_INTERRUPTIBLE); | |
2180 | if (event_indicated) { | |
2181 | smp_rmb(); | |
2182 | do_something(my_data); | |
2183 | } | |
2184 | ||
2185 | 그리고 깨우는 코드는 다음과 같이 되어야 합니다: | |
2186 | ||
2187 | my_data = value; | |
2188 | smp_wmb(); | |
2189 | event_indicated = 1; | |
2190 | wake_up(&event_wait_queue); | |
2191 | ||
2192 | ||
2193 | 그외의 함수들 | |
2194 | ------------- | |
2195 | ||
2196 | 그외의 배리어를 내포하는 함수들은 다음과 같습니다: | |
2197 | ||
2198 | (*) schedule() 과 그 유사한 것들이 완전한 메모리 배리어를 내포합니다. | |
2199 | ||
2200 | ||
2201 | ============================== | |
2202 | CPU 간 ACQUIRING 배리어의 효과 | |
2203 | ============================== | |
2204 | ||
2205 | SMP 시스템에서의 락 기능들은 더욱 강력한 형태의 배리어를 제공합니다: 이 | |
2206 | 배리어는 동일한 락을 사용하는 다른 CPU 들의 메모리 액세스 순서에도 영향을 | |
2207 | 끼칩니다. | |
2208 | ||
2209 | ||
2210 | ACQUIRE VS 메모리 액세스 | |
2211 | ------------------------ | |
2212 | ||
2213 | 다음의 예를 생각해 봅시다: 시스템은 두개의 스핀락 (M) 과 (Q), 그리고 세개의 CPU | |
2214 | 를 가지고 있습니다; 여기에 다음의 이벤트 시퀀스가 발생합니다: | |
2215 | ||
2216 | CPU 1 CPU 2 | |
2217 | =============================== =============================== | |
2218 | WRITE_ONCE(*A, a); WRITE_ONCE(*E, e); | |
2219 | ACQUIRE M ACQUIRE Q | |
2220 | WRITE_ONCE(*B, b); WRITE_ONCE(*F, f); | |
2221 | WRITE_ONCE(*C, c); WRITE_ONCE(*G, g); | |
2222 | RELEASE M RELEASE Q | |
2223 | WRITE_ONCE(*D, d); WRITE_ONCE(*H, h); | |
2224 | ||
2225 | *A 로의 액세스부터 *H 로의 액세스까지가 어떤 순서로 CPU 3 에게 보여질지에 | |
2226 | 대해서는 각 CPU 에서의 락 사용에 의해 내포되어 있는 제약을 제외하고는 어떤 | |
2227 | 보장도 존재하지 않습니다. 예를 들어, CPU 3 에게 다음과 같은 순서로 보여지는 | |
2228 | 것이 가능합니다: | |
2229 | ||
2230 | *E, ACQUIRE M, ACQUIRE Q, *G, *C, *F, *A, *B, RELEASE Q, *D, *H, RELEASE M | |
2231 | ||
2232 | 하지만 다음과 같이 보이지는 않을 겁니다: | |
2233 | ||
2234 | *B, *C or *D preceding ACQUIRE M | |
2235 | *A, *B or *C following RELEASE M | |
2236 | *F, *G or *H preceding ACQUIRE Q | |
2237 | *E, *F or *G following RELEASE Q | |
2238 | ||
2239 | ||
2240 | ||
2241 | ACQUIRE VS I/O 액세스 | |
2242 | ---------------------- | |
2243 | ||
2244 | 특정한 (특히 NUMA 가 관련된) 환경 하에서 두개의 CPU 에서 동일한 스핀락으로 | |
2245 | 보호되는 두개의 크리티컬 섹션 안의 I/O 액세스는 PCI 브릿지에 겹쳐진 I/O | |
2246 | 액세스로 보일 수 있는데, PCI 브릿지는 캐시 일관성 프로토콜과 합을 맞춰야 할 | |
2247 | 의무가 없으므로, 필요한 읽기 메모리 배리어가 요청되지 않기 때문입니다. | |
2248 | ||
2249 | 예를 들어서: | |
2250 | ||
2251 | CPU 1 CPU 2 | |
2252 | =============================== =============================== | |
2253 | spin_lock(Q) | |
2254 | writel(0, ADDR) | |
2255 | writel(1, DATA); | |
2256 | spin_unlock(Q); | |
2257 | spin_lock(Q); | |
2258 | writel(4, ADDR); | |
2259 | writel(5, DATA); | |
2260 | spin_unlock(Q); | |
2261 | ||
2262 | 는 PCI 브릿지에 다음과 같이 보일 수 있습니다: | |
2263 | ||
2264 | STORE *ADDR = 0, STORE *ADDR = 4, STORE *DATA = 1, STORE *DATA = 5 | |
2265 | ||
2266 | 이렇게 되면 하드웨어의 오동작을 일으킬 수 있습니다. | |
2267 | ||
2268 | ||
2269 | 이런 경우엔 잡아둔 스핀락을 내려놓기 전에 mmiowb() 를 수행해야 하는데, 예를 | |
2270 | 들면 다음과 같습니다: | |
2271 | ||
2272 | CPU 1 CPU 2 | |
2273 | =============================== =============================== | |
2274 | spin_lock(Q) | |
2275 | writel(0, ADDR) | |
2276 | writel(1, DATA); | |
2277 | mmiowb(); | |
2278 | spin_unlock(Q); | |
2279 | spin_lock(Q); | |
2280 | writel(4, ADDR); | |
2281 | writel(5, DATA); | |
2282 | mmiowb(); | |
2283 | spin_unlock(Q); | |
2284 | ||
2285 | 이 코드는 CPU 1 에서 요청된 두개의 스토어가 PCI 브릿지에 CPU 2 에서 요청된 | |
2286 | 스토어들보다 먼저 보여짐을 보장합니다. | |
2287 | ||
2288 | ||
2289 | 또한, 같은 디바이스에서 스토어를 이어 로드가 수행되면 이 로드는 로드가 수행되기 | |
2290 | 전에 스토어가 완료되기를 강제하므로 mmiowb() 의 필요가 없어집니다: | |
2291 | ||
2292 | CPU 1 CPU 2 | |
2293 | =============================== =============================== | |
2294 | spin_lock(Q) | |
2295 | writel(0, ADDR) | |
2296 | a = readl(DATA); | |
2297 | spin_unlock(Q); | |
2298 | spin_lock(Q); | |
2299 | writel(4, ADDR); | |
2300 | b = readl(DATA); | |
2301 | spin_unlock(Q); | |
2302 | ||
2303 | ||
2304 | 더 많은 정보를 위해선 Documenataion/DocBook/deviceiobook.tmpl 을 참고하세요. | |
2305 | ||
2306 | ||
2307 | ========================= | |
2308 | 메모리 배리어가 필요한 곳 | |
2309 | ========================= | |
2310 | ||
2311 | 설령 SMP 커널을 사용하더라도 싱글 쓰레드로 동작하는 코드는 올바르게 동작하는 | |
2312 | 것으로 보여질 것이기 때문에, 평범한 시스템 운영중에 메모리 오퍼레이션 재배치는 | |
2313 | 일반적으로 문제가 되지 않습니다. 하지만, 재배치가 문제가 _될 수 있는_ 네가지 | |
2314 | 환경이 있습니다: | |
2315 | ||
2316 | (*) 프로세서간 상호 작용. | |
2317 | ||
2318 | (*) 어토믹 오퍼레이션. | |
2319 | ||
2320 | (*) 디바이스 액세스. | |
2321 | ||
2322 | (*) 인터럽트. | |
2323 | ||
2324 | ||
2325 | 프로세서간 상호 작용 | |
2326 | -------------------- | |
2327 | ||
2328 | 두개 이상의 프로세서를 가진 시스템이 있다면, 시스템의 두개 이상의 CPU 는 동시에 | |
2329 | 같은 데이터에 대한 작업을 할 수 있습니다. 이는 동기화 문제를 일으킬 수 있고, | |
2330 | 이 문제를 해결하는 일반적 방법은 락을 사용하는 것입니다. 하지만, 락은 상당히 | |
2331 | 비용이 비싸서 가능하면 락을 사용하지 않고 일을 처리하는 것이 낫습니다. 이런 | |
2332 | 경우, 두 CPU 모두에 영향을 끼치는 오퍼레이션들은 오동작을 막기 위해 신중하게 | |
2333 | 순서가 맞춰져야 합니다. | |
2334 | ||
2335 | 예를 들어, R/W 세마포어의 느린 수행경로 (slow path) 를 생각해 봅시다. | |
2336 | 세마포어를 위해 대기를 하는 하나의 프로세스가 자신의 스택 중 일부를 이 | |
2337 | 세마포어의 대기 프로세스 리스트에 링크한 채로 있습니다: | |
2338 | ||
2339 | struct rw_semaphore { | |
2340 | ... | |
2341 | spinlock_t lock; | |
2342 | struct list_head waiters; | |
2343 | }; | |
2344 | ||
2345 | struct rwsem_waiter { | |
2346 | struct list_head list; | |
2347 | struct task_struct *task; | |
2348 | }; | |
2349 | ||
2350 | 특정 대기 상태 프로세스를 깨우기 위해, up_read() 나 up_write() 함수는 다음과 | |
2351 | 같은 일을 합니다: | |
2352 | ||
2353 | (1) 다음 대기 상태 프로세스 레코드는 어디있는지 알기 위해 이 대기 상태 | |
2354 | 프로세스 레코드의 next 포인터를 읽습니다; | |
2355 | ||
2356 | (2) 이 대기 상태 프로세스의 task 구조체로의 포인터를 읽습니다; | |
2357 | ||
2358 | (3) 이 대기 상태 프로세스가 세마포어를 획득했음을 알리기 위해 task | |
2359 | 포인터를 초기화 합니다; | |
2360 | ||
2361 | (4) 해당 태스크에 대해 wake_up_process() 를 호출합니다; 그리고 | |
2362 | ||
2363 | (5) 해당 대기 상태 프로세스의 task 구조체를 잡고 있던 레퍼런스를 해제합니다. | |
2364 | ||
2365 | 달리 말하자면, 다음 이벤트 시퀀스를 수행해야 합니다: | |
2366 | ||
2367 | LOAD waiter->list.next; | |
2368 | LOAD waiter->task; | |
2369 | STORE waiter->task; | |
2370 | CALL wakeup | |
2371 | RELEASE task | |
2372 | ||
2373 | 그리고 이 이벤트들이 다른 순서로 수행된다면, 오동작이 일어날 수 있습니다. | |
2374 | ||
2375 | 한번 세마포어의 대기줄에 들어갔고 세마포어 락을 놓았다면, 해당 대기 프로세스는 | |
2376 | 락을 다시는 잡지 않습니다; 대신 자신의 task 포인터가 초기화 되길 기다립니다. | |
2377 | 그 레코드는 대기 프로세스의 스택에 있기 때문에, 리스트의 next 포인터가 읽혀지기 | |
2378 | _전에_ task 포인터가 지워진다면, 다른 CPU 는 해당 대기 프로세스를 시작해 버리고 | |
2379 | up*() 함수가 next 포인터를 읽기 전에 대기 프로세스의 스택을 마구 건드릴 수 | |
2380 | 있습니다. | |
2381 | ||
2382 | 그렇게 되면 위의 이벤트 시퀀스에 어떤 일이 일어나는지 생각해 보죠: | |
2383 | ||
2384 | CPU 1 CPU 2 | |
2385 | =============================== =============================== | |
2386 | down_xxx() | |
2387 | Queue waiter | |
2388 | Sleep | |
2389 | up_yyy() | |
2390 | LOAD waiter->task; | |
2391 | STORE waiter->task; | |
2392 | Woken up by other event | |
2393 | <preempt> | |
2394 | Resume processing | |
2395 | down_xxx() returns | |
2396 | call foo() | |
2397 | foo() clobbers *waiter | |
2398 | </preempt> | |
2399 | LOAD waiter->list.next; | |
2400 | --- OOPS --- | |
2401 | ||
2402 | 이 문제는 세마포어 락의 사용으로 해결될 수도 있겠지만, 그렇게 되면 깨어난 후에 | |
2403 | down_xxx() 함수가 불필요하게 스핀락을 또다시 얻어야만 합니다. | |
2404 | ||
2405 | 이 문제를 해결하는 방법은 범용 SMP 메모리 배리어를 추가하는 겁니다: | |
2406 | ||
2407 | LOAD waiter->list.next; | |
2408 | LOAD waiter->task; | |
2409 | smp_mb(); | |
2410 | STORE waiter->task; | |
2411 | CALL wakeup | |
2412 | RELEASE task | |
2413 | ||
2414 | 이 경우에, 배리어는 시스템의 나머지 CPU 들에게 모든 배리어 앞의 메모리 액세스가 | |
2415 | 배리어 뒤의 메모리 액세스보다 앞서 일어난 것으로 보이게 만듭니다. 배리어 앞의 | |
2416 | 메모리 액세스들이 배리어 명령 자체가 완료되는 시점까지 완료된다고는 보장하지 | |
2417 | _않습니다_. | |
2418 | ||
2419 | (이게 문제가 되지 않을) 단일 프로세서 시스템에서 smp_mb() 는 실제로는 그저 | |
2420 | 컴파일러가 CPU 안에서의 순서를 바꾸거나 하지 않고 주어진 순서대로 명령을 | |
2421 | 내리도록 하는 컴파일러 배리어일 뿐입니다. 오직 하나의 CPU 만 있으니, CPU 의 | |
2422 | 의존성 순서 로직이 그 외의 모든것을 알아서 처리할 겁니다. | |
2423 | ||
2424 | ||
2425 | 어토믹 오퍼레이션 | |
2426 | ----------------- | |
2427 | ||
2428 | 어토믹 오퍼레이션은 기술적으로 프로세서간 상호작용으로 분류되며 그 중 일부는 | |
2429 | 전체 메모리 배리어를 내포하고 또 일부는 내포하지 않지만, 커널에서 상당히 | |
2430 | 의존적으로 사용하는 기능 중 하나입니다. | |
2431 | ||
2432 | 메모리의 어떤 상태를 수정하고 해당 상태에 대한 (예전의 또는 최신의) 정보를 | |
2433 | 리턴하는 어토믹 오퍼레이션은 모두 SMP-조건적 범용 메모리 배리어(smp_mb())를 | |
2434 | 실제 오퍼레이션의 앞과 뒤에 내포합니다. 이런 오퍼레이션은 다음의 것들을 | |
2435 | 포함합니다: | |
2436 | ||
2437 | xchg(); | |
2438 | atomic_xchg(); atomic_long_xchg(); | |
2439 | atomic_inc_return(); atomic_long_inc_return(); | |
2440 | atomic_dec_return(); atomic_long_dec_return(); | |
2441 | atomic_add_return(); atomic_long_add_return(); | |
2442 | atomic_sub_return(); atomic_long_sub_return(); | |
2443 | atomic_inc_and_test(); atomic_long_inc_and_test(); | |
2444 | atomic_dec_and_test(); atomic_long_dec_and_test(); | |
2445 | atomic_sub_and_test(); atomic_long_sub_and_test(); | |
2446 | atomic_add_negative(); atomic_long_add_negative(); | |
2447 | test_and_set_bit(); | |
2448 | test_and_clear_bit(); | |
2449 | test_and_change_bit(); | |
2450 | ||
2451 | /* exchange 조건이 성공할 때 */ | |
2452 | cmpxchg(); | |
2453 | atomic_cmpxchg(); atomic_long_cmpxchg(); | |
2454 | atomic_add_unless(); atomic_long_add_unless(); | |
2455 | ||
2456 | 이것들은 메모리 배리어 효과가 필요한 ACQUIRE 부류와 RELEASE 부류 오퍼레이션들을 | |
2457 | 구현할 때, 그리고 객체 해제를 위해 레퍼런스 카운터를 조정할 때, 암묵적 메모리 | |
2458 | 배리어 효과가 필요한 곳 등에 사용됩니다. | |
2459 | ||
2460 | ||
2461 | 다음의 오퍼레이션들은 메모리 배리어를 내포하지 _않기_ 때문에 문제가 될 수 | |
2462 | 있지만, RELEASE 부류의 오퍼레이션들과 같은 것들을 구현할 때 사용될 수도 | |
2463 | 있습니다: | |
2464 | ||
2465 | atomic_set(); | |
2466 | set_bit(); | |
2467 | clear_bit(); | |
2468 | change_bit(); | |
2469 | ||
2470 | 이것들을 사용할 때에는 필요하다면 적절한 (예를 들면 smp_mb__before_atomic() | |
2471 | 같은) 메모리 배리어가 명시적으로 함께 사용되어야 합니다. | |
2472 | ||
2473 | ||
2474 | 아래의 것들도 메모리 배리어를 내포하지 _않기_ 때문에, 일부 환경에서는 (예를 | |
2475 | 들면 smp_mb__before_atomic() 과 같은) 명시적인 메모리 배리어 사용이 필요합니다. | |
2476 | ||
2477 | atomic_add(); | |
2478 | atomic_sub(); | |
2479 | atomic_inc(); | |
2480 | atomic_dec(); | |
2481 | ||
2482 | 이것들이 통계 생성을 위해 사용된다면, 그리고 통계 데이터 사이에 관계가 존재하지 | |
2483 | 않는다면 메모리 배리어는 필요치 않을 겁니다. | |
2484 | ||
2485 | 객체의 수명을 관리하기 위해 레퍼런스 카운팅 목적으로 사용된다면, 레퍼런스 | |
2486 | 카운터는 락으로 보호되는 섹션에서만 조정되거나 호출하는 쪽이 이미 충분한 | |
2487 | 레퍼런스를 잡고 있을 것이기 때문에 메모리 배리어는 아마 필요 없을 겁니다. | |
2488 | ||
2489 | 만약 어떤 락을 구성하기 위해 사용된다면, 락 관련 동작은 일반적으로 작업을 특정 | |
2490 | 순서대로 진행해야 하므로 메모리 배리어가 필요할 수 있습니다. | |
2491 | ||
2492 | 기본적으로, 각 사용처에서는 메모리 배리어가 필요한지 아닌지 충분히 고려해야 | |
2493 | 합니다. | |
2494 | ||
2495 | 아래의 오퍼레이션들은 특별한 락 관련 동작들입니다: | |
2496 | ||
2497 | test_and_set_bit_lock(); | |
2498 | clear_bit_unlock(); | |
2499 | __clear_bit_unlock(); | |
2500 | ||
2501 | 이것들은 ACQUIRE 류와 RELEASE 류의 오퍼레이션들을 구현합니다. 락 관련 도구를 | |
2502 | 구현할 때에는 이것들을 좀 더 선호하는 편이 나은데, 이것들의 구현은 많은 | |
2503 | 아키텍쳐에서 최적화 될 수 있기 때문입니다. | |
2504 | ||
2505 | [!] 이런 상황에 사용할 수 있는 특수한 메모리 배리어 도구들이 있습니다만, 일부 | |
2506 | CPU 에서는 사용되는 어토믹 인스트럭션 자체에 메모리 배리어가 내포되어 있어서 | |
2507 | 어토믹 오퍼레이션과 메모리 배리어를 함께 사용하는 게 불필요한 일이 될 수 | |
2508 | 있는데, 그런 경우에 이 특수 메모리 배리어 도구들은 no-op 이 되어 실질적으로 | |
2509 | 아무일도 하지 않습니다. | |
2510 | ||
2511 | 더 많은 내용을 위해선 Documentation/atomic_ops.txt 를 참고하세요. | |
2512 | ||
2513 | ||
2514 | 디바이스 액세스 | |
2515 | --------------- | |
2516 | ||
2517 | 많은 디바이스가 메모리 매핑 기법으로 제어될 수 있는데, 그렇게 제어되는 | |
2518 | 디바이스는 CPU 에는 단지 특정 메모리 영역의 집합처럼 보이게 됩니다. 드라이버는 | |
2519 | 그런 디바이스를 제어하기 위해 정확히 올바른 순서로 올바른 메모리 액세스를 | |
2520 | 만들어야 합니다. | |
2521 | ||
2522 | 하지만, 액세스들을 재배치 하거나 조합하거나 병합하는게 더 효율적이라 판단하는 | |
2523 | 영리한 CPU 나 컴파일러들을 사용하면 드라이버 코드의 조심스럽게 순서 맞춰진 | |
2524 | 액세스들이 디바이스에는 요청된 순서대로 도착하지 못하게 할 수 있는 - 디바이스가 | |
2525 | 오동작을 하게 할 - 잠재적 문제가 생길 수 있습니다. | |
2526 | ||
2527 | 리눅스 커널 내부에서, I/O 는 어떻게 액세스들을 적절히 순차적이게 만들 수 있는지 | |
2528 | 알고 있는, - inb() 나 writel() 과 같은 - 적절한 액세스 루틴을 통해 이루어져야만 | |
2529 | 합니다. 이것들은 대부분의 경우에는 명시적 메모리 배리어 와 함께 사용될 필요가 | |
2530 | 없습니다만, 다음의 두가지 상황에서는 명시적 메모리 배리어가 필요할 수 있습니다: | |
2531 | ||
2532 | (1) 일부 시스템에서 I/O 스토어는 모든 CPU 에 일관되게 순서 맞춰지지 않는데, | |
2533 | 따라서 _모든_ 일반적인 드라이버들에 락이 사용되어야만 하고 이 크리티컬 | |
2534 | 섹션을 빠져나오기 전에 mmiowb() 가 꼭 호출되어야 합니다. | |
2535 | ||
2536 | (2) 만약 액세스 함수들이 완화된 메모리 액세스 속성을 갖는 I/O 메모리 윈도우를 | |
2537 | 사용한다면, 순서를 강제하기 위해선 _mandatory_ 메모리 배리어가 필요합니다. | |
2538 | ||
2539 | 더 많은 정보를 위해선 Documentation/DocBook/deviceiobook.tmpl 을 참고하십시오. | |
2540 | ||
2541 | ||
2542 | 인터럽트 | |
2543 | -------- | |
2544 | ||
2545 | 드라이버는 자신의 인터럽트 서비스 루틴에 의해 인터럽트 당할 수 있기 때문에 | |
2546 | 드라이버의 이 두 부분은 서로의 디바이스 제어 또는 액세스 부분과 상호 간섭할 수 | |
2547 | 있습니다. | |
2548 | ||
2549 | 스스로에게 인터럽트 당하는 걸 불가능하게 하고, 드라이버의 크리티컬한 | |
2550 | 오퍼레이션들을 모두 인터럽트가 불가능하게 된 영역에 집어넣거나 하는 방법 (락의 | |
2551 | 한 형태) 으로 이런 상호 간섭을 - 최소한 부분적으로라도 - 줄일 수 있습니다. | |
2552 | 드라이버의 인터럽트 루틴이 실행 중인 동안, 해당 드라이버의 코어는 같은 CPU 에서 | |
2553 | 수행되지 않을 것이며, 현재의 인터럽트가 처리되는 중에는 또다시 인터럽트가 | |
2554 | 일어나지 못하도록 되어 있으니 인터럽트 핸들러는 그에 대해서는 락을 잡지 않아도 | |
2555 | 됩니다. | |
2556 | ||
2557 | 하지만, 어드레스 레지스터와 데이터 레지스터를 갖는 이더넷 카드를 다루는 | |
2558 | 드라이버를 생각해 봅시다. 만약 이 드라이버의 코어가 인터럽트를 비활성화시킨 | |
2559 | 채로 이더넷 카드와 대화하고 드라이버의 인터럽트 핸들러가 호출되었다면: | |
2560 | ||
2561 | LOCAL IRQ DISABLE | |
2562 | writew(ADDR, 3); | |
2563 | writew(DATA, y); | |
2564 | LOCAL IRQ ENABLE | |
2565 | <interrupt> | |
2566 | writew(ADDR, 4); | |
2567 | q = readw(DATA); | |
2568 | </interrupt> | |
2569 | ||
2570 | 만약 순서 규칙이 충분히 완화되어 있다면 데이터 레지스터에의 스토어는 어드레스 | |
2571 | 레지스터에 두번째로 행해지는 스토어 뒤에 일어날 수도 있습니다: | |
2572 | ||
2573 | STORE *ADDR = 3, STORE *ADDR = 4, STORE *DATA = y, q = LOAD *DATA | |
2574 | ||
2575 | ||
2576 | 만약 순서 규칙이 충분히 완화되어 있고 묵시적으로든 명시적으로든 배리어가 | |
2577 | 사용되지 않았다면 인터럽트 비활성화 섹션에서 일어난 액세스가 바깥으로 새어서 | |
2578 | 인터럽트 내에서 일어난 액세스와 섞일 수 있다고 - 그리고 그 반대도 - 가정해야만 | |
2579 | 합니다. | |
2580 | ||
2581 | 그런 영역 안에서 일어나는 I/O 액세스들은 엄격한 순서 규칙의 I/O 레지스터에 | |
2582 | 묵시적 I/O 배리어를 형성하는 동기적 (synchronous) 로드 오퍼레이션을 포함하기 | |
2583 | 때문에 일반적으로는 이런게 문제가 되지 않습니다. 만약 이걸로는 충분치 않다면 | |
2584 | mmiowb() 가 명시적으로 사용될 필요가 있습니다. | |
2585 | ||
2586 | ||
2587 | 하나의 인터럽트 루틴과 별도의 CPU 에서 수행중이며 서로 통신을 하는 두 루틴 | |
2588 | 사이에도 비슷한 상황이 일어날 수 있습니다. 만약 그런 경우가 발생할 가능성이 | |
2589 | 있다면, 순서를 보장하기 위해 인터럽트 비활성화 락이 사용되어져야만 합니다. | |
2590 | ||
2591 | ||
2592 | ====================== | |
2593 | 커널 I/O 배리어의 효과 | |
2594 | ====================== | |
2595 | ||
2596 | I/O 메모리에 액세스할 때, 드라이버는 적절한 액세스 함수를 사용해야 합니다: | |
2597 | ||
2598 | (*) inX(), outX(): | |
2599 | ||
2600 | 이것들은 메모리 공간보다는 I/O 공간에 이야기를 하려는 의도로 | |
2601 | 만들어졌습니다만, 그건 기본적으로 CPU 마다 다른 컨셉입니다. i386 과 | |
2602 | x86_64 프로세서들은 특별한 I/O 공간 액세스 사이클과 명령어를 실제로 가지고 | |
2603 | 있지만, 다른 많은 CPU 들에는 그런 컨셉이 존재하지 않습니다. | |
2604 | ||
2605 | 다른 것들 중에서도 PCI 버스가 I/O 공간 컨셉을 정의하는데, 이는 - i386 과 | |
2606 | x86_64 같은 CPU 에서 - CPU 의 I/O 공간 컨셉으로 쉽게 매치됩니다. 하지만, | |
2607 | 대체할 I/O 공간이 없는 CPU 에서는 CPU 의 메모리 맵의 가상 I/O 공간으로 | |
2608 | 매핑될 수도 있습니다. | |
2609 | ||
2610 | 이 공간으로의 액세스는 (i386 등에서는) 완전하게 동기화 됩니다만, 중간의 | |
2611 | (PCI 호스트 브리지와 같은) 브리지들은 이를 완전히 보장하진 않을수도 | |
2612 | 있습니다. | |
2613 | ||
2614 | 이것들의 상호간의 순서는 완전하게 보장됩니다. | |
2615 | ||
2616 | 다른 타입의 메모리 오퍼레이션, I/O 오퍼레이션에 대한 순서는 완전하게 | |
2617 | 보장되지는 않습니다. | |
2618 | ||
2619 | (*) readX(), writeX(): | |
2620 | ||
2621 | 이것들이 수행 요청되는 CPU 에서 서로에게 완전히 순서가 맞춰지고 독립적으로 | |
2622 | 수행되는지에 대한 보장 여부는 이들이 액세스 하는 메모리 윈도우에 정의된 | |
2623 | 특성에 의해 결정됩니다. 예를 들어, 최신의 i386 아키텍쳐 머신에서는 MTRR | |
2624 | 레지스터로 이 특성이 조정됩니다. | |
2625 | ||
2626 | 일반적으로는, 프리페치 (prefetch) 가능한 디바이스를 액세스 하는게 | |
2627 | 아니라면, 이것들은 완전히 순서가 맞춰지고 결합되지 않게 보장될 겁니다. | |
2628 | ||
2629 | 하지만, (PCI 브리지와 같은) 중간의 하드웨어는 자신이 원한다면 집행을 | |
2630 | 연기시킬 수 있습니다; 스토어 명령을 실제로 하드웨어로 내려보내기(flush) | |
2631 | 위해서는 같은 위치로부터 로드를 하는 방법이 있습니다만[*], PCI 의 경우는 | |
2632 | 같은 디바이스나 환경 구성 영역에서의 로드만으로도 충분할 겁니다. | |
2633 | ||
2634 | [*] 주의! 쓰여진 것과 같은 위치로부터의 로드를 시도하는 것은 오동작을 | |
2635 | 일으킬 수도 있습니다 - 예로 16650 Rx/Tx 시리얼 레지스터를 생각해 | |
2636 | 보세요. | |
2637 | ||
2638 | 프리페치 가능한 I/O 메모리가 사용되면, 스토어 명령들이 순서를 지키도록 | |
2639 | 하기 위해 mmiowb() 배리어가 필요할 수 있습니다. | |
2640 | ||
2641 | PCI 트랜잭션 사이의 상호작용에 대해 더 많은 정보를 위해선 PCI 명세서를 | |
2642 | 참고하시기 바랍니다. | |
2643 | ||
2644 | (*) readX_relaxed(), writeX_relaxed() | |
2645 | ||
2646 | 이것들은 readX() 와 writeX() 랑 비슷하지만, 더 완화된 메모리 순서 보장을 | |
2647 | 제공합니다. 구체적으로, 이것들은 일반적 메모리 액세스 (예: DMA 버퍼) 에도 | |
2648 | LOCK 이나 UNLOCK 오퍼레이션들에도 순서를 보장하지 않습니다. LOCK 이나 | |
2649 | UNLOCK 오퍼레이션들에 맞춰지는 순서가 필요하다면, mmiowb() 배리어가 사용될 | |
2650 | 수 있습니다. 같은 주변 장치에의 완화된 액세스끼리는 순서가 지켜짐을 알아 | |
2651 | 두시기 바랍니다. | |
2652 | ||
2653 | (*) ioreadX(), iowriteX() | |
2654 | ||
2655 | 이것들은 inX()/outX() 나 readX()/writeX() 처럼 실제로 수행하는 액세스의 | |
2656 | 종류에 따라 적절하게 수행될 것입니다. | |
2657 | ||
2658 | ||
2659 | =================================== | |
2660 | 가정되는 가장 완화된 실행 순서 모델 | |
2661 | =================================== | |
2662 | ||
2663 | 컨셉적으로 CPU 는 주어진 프로그램에 대해 프로그램 그 자체에는 인과성 (program | |
2664 | causality) 을 지키는 것처럼 보이게 하지만 일반적으로는 순서를 거의 지켜주지 | |
2665 | 않는다고 가정되어야만 합니다. (i386 이나 x86_64 같은) 일부 CPU 들은 코드 | |
2666 | 재배치에 (powerpc 나 frv 와 같은) 다른 것들에 비해 강한 제약을 갖지만, 아키텍쳐 | |
2667 | 종속적 코드 이외의 코드에서는 순서에 대한 제약이 가장 완화된 경우 (DEC Alpha) | |
2668 | 를 가정해야 합니다. | |
2669 | ||
2670 | 이 말은, CPU 에게 주어지는 인스트럭션 스트림 내의 한 인스트럭션이 앞의 | |
2671 | 인스트럭션에 종속적이라면 앞의 인스트럭션은 뒤의 종속적 인스트럭션이 실행되기 | |
2672 | 전에 완료[*]될 수 있어야 한다는 제약 (달리 말해서, 인과성이 지켜지는 것으로 | |
2673 | 보이게 함) 외에는 자신이 원하는 순서대로 - 심지어 병렬적으로도 - 그 스트림을 | |
2674 | 실행할 수 있음을 의미합니다 | |
2675 | ||
2676 | [*] 일부 인스트럭션은 하나 이상의 영향 - 조건 코드를 바꾼다던지, 레지스터나 | |
2677 | 메모리를 바꾼다던지 - 을 만들어내며, 다른 인스트럭션은 다른 효과에 | |
2678 | 종속적일 수 있습니다. | |
2679 | ||
2680 | CPU 는 최종적으로 아무 효과도 만들지 않는 인스트럭션 시퀀스는 없애버릴 수도 | |
2681 | 있습니다. 예를 들어, 만약 두개의 연속되는 인스트럭션이 둘 다 같은 레지스터에 | |
2682 | 직접적인 값 (immediate value) 을 집어넣는다면, 첫번째 인스트럭션은 버려질 수도 | |
2683 | 있습니다. | |
2684 | ||
2685 | ||
2686 | 비슷하게, 컴파일러 역시 프로그램의 인과성만 지켜준다면 인스트럭션 스트림을 | |
2687 | 자신이 보기에 올바르다 생각되는대로 재배치 할 수 있습니다. | |
2688 | ||
2689 | ||
2690 | =============== | |
2691 | CPU 캐시의 영향 | |
2692 | =============== | |
2693 | ||
2694 | 캐시된 메모리 오퍼레이션들이 시스템 전체에 어떻게 인지되는지는 CPU 와 메모리 | |
2695 | 사이에 존재하는 캐시들, 그리고 시스템 상태의 일관성을 관리하는 메모리 일관성 | |
2696 | 시스템에 상당 부분 영향을 받습니다. | |
2697 | ||
2698 | 한 CPU 가 시스템의 다른 부분들과 캐시를 통해 상호작용한다면, 메모리 시스템은 | |
2699 | CPU 의 캐시들을 포함해야 하며, CPU 와 CPU 자신의 캐시 사이에서의 동작을 위한 | |
2700 | 메모리 배리어를 가져야 합니다. (메모리 배리어는 논리적으로는 다음 그림의 | |
2701 | 점선에서 동작합니다): | |
2702 | ||
2703 | <--- CPU ---> : <----------- Memory -----------> | |
2704 | : | |
2705 | +--------+ +--------+ : +--------+ +-----------+ | |
2706 | | | | | : | | | | +--------+ | |
2707 | | CPU | | Memory | : | CPU | | | | | | |
2708 | | Core |--->| Access |----->| Cache |<-->| | | | | |
2709 | | | | Queue | : | | | |--->| Memory | | |
2710 | | | | | : | | | | | | | |
2711 | +--------+ +--------+ : +--------+ | | | | | |
2712 | : | Cache | +--------+ | |
2713 | : | Coherency | | |
2714 | : | Mechanism | +--------+ | |
2715 | +--------+ +--------+ : +--------+ | | | | | |
2716 | | | | | : | | | | | | | |
2717 | | CPU | | Memory | : | CPU | | |--->| Device | | |
2718 | | Core |--->| Access |----->| Cache |<-->| | | | | |
2719 | | | | Queue | : | | | | | | | |
2720 | | | | | : | | | | +--------+ | |
2721 | +--------+ +--------+ : +--------+ +-----------+ | |
2722 | : | |
2723 | : | |
2724 | ||
2725 | 특정 로드나 스토어는 해당 오퍼레이션을 요청한 CPU 의 캐시 내에서 동작을 완료할 | |
2726 | 수도 있기 때문에 해당 CPU 의 바깥에는 보이지 않을 수 있지만, 다른 CPU 가 관심을 | |
2727 | 갖는다면 캐시 일관성 메커니즘이 해당 캐시라인을 해당 CPU 에게 전달하고, 해당 | |
2728 | 메모리 영역에 대한 오퍼레이션이 발생할 때마다 그 영향을 전파시키기 때문에, 해당 | |
2729 | 오퍼레이션은 메모리에 실제로 액세스를 한것처럼 나타날 것입니다. | |
2730 | ||
2731 | CPU 코어는 프로그램의 인과성이 유지된다고만 여겨진다면 인스트럭션들을 어떤 | |
2732 | 순서로든 재배치해서 수행할 수 있습니다. 일부 인스트럭션들은 로드나 스토어 | |
2733 | 오퍼레이션을 만드는데 이 오퍼레이션들은 이후 수행될 메모리 액세스 큐에 들어가게 | |
2734 | 됩니다. 코어는 이 오퍼레이션들을 해당 큐에 어떤 순서로든 원하는대로 넣을 수 | |
2735 | 있고, 다른 인스트럭션의 완료를 기다리도록 강제되기 전까지는 수행을 계속합니다. | |
2736 | ||
2737 | 메모리 배리어가 하는 일은 CPU 쪽에서 메모리 쪽으로 넘어가는 액세스들의 순서, | |
2738 | 그리고 그 액세스의 결과가 시스템의 다른 관찰자들에게 인지되는 순서를 제어하는 | |
2739 | 것입니다. | |
2740 | ||
2741 | [!] CPU 들은 항상 그들 자신의 로드와 스토어는 프로그램 순서대로 일어난 것으로 | |
2742 | 보기 때문에, 주어진 CPU 내에서는 메모리 배리어를 사용할 필요가 _없습니다_. | |
2743 | ||
2744 | [!] MMIO 나 다른 디바이스 액세스들은 캐시 시스템을 우회할 수도 있습니다. 우회 | |
2745 | 여부는 디바이스가 액세스 되는 메모리 윈도우의 특성에 의해 결정될 수도 있고, CPU | |
2746 | 가 가지고 있을 수 있는 특수한 디바이스 통신 인스트럭션의 사용에 의해서 결정될 | |
2747 | 수도 있습니다. | |
2748 | ||
2749 | ||
2750 | 캐시 일관성 | |
2751 | ----------- | |
2752 | ||
2753 | 하지만 삶은 앞에서 이야기한 것처럼 단순하지 않습니다: 캐시들은 일관적일 것으로 | |
2754 | 기대되지만, 그 일관성이 순서에도 적용될 거라는 보장은 없습니다. 한 CPU 에서 | |
2755 | 만들어진 변경 사항은 최종적으로는 시스템의 모든 CPU 에게 보여지게 되지만, 다른 | |
2756 | CPU 들에게도 같은 순서로 보이게 될 거라는 보장은 없다는 뜻입니다. | |
2757 | ||
2758 | ||
2759 | 두개의 CPU (1 & 2) 가 달려 있고, 각 CPU 에 두개의 데이터 캐시(CPU 1 은 A/B 를, | |
2760 | CPU 2 는 C/D 를 갖습니다)가 병렬로 연결되어 있는 시스템을 다룬다고 생각해 | |
2761 | 봅시다: | |
2762 | ||
2763 | : | |
2764 | : +--------+ | |
2765 | : +---------+ | | | |
2766 | +--------+ : +--->| Cache A |<------->| | | |
2767 | | | : | +---------+ | | | |
2768 | | CPU 1 |<---+ | | | |
2769 | | | : | +---------+ | | | |
2770 | +--------+ : +--->| Cache B |<------->| | | |
2771 | : +---------+ | | | |
2772 | : | Memory | | |
2773 | : +---------+ | System | | |
2774 | +--------+ : +--->| Cache C |<------->| | | |
2775 | | | : | +---------+ | | | |
2776 | | CPU 2 |<---+ | | | |
2777 | | | : | +---------+ | | | |
2778 | +--------+ : +--->| Cache D |<------->| | | |
2779 | : +---------+ | | | |
2780 | : +--------+ | |
2781 | : | |
2782 | ||
2783 | 이 시스템이 다음과 같은 특성을 갖는다 생각해 봅시다: | |
2784 | ||
2785 | (*) 홀수번 캐시라인은 캐시 A, 캐시 C 또는 메모리에 위치할 수 있음; | |
2786 | ||
2787 | (*) 짝수번 캐시라인은 캐시 B, 캐시 D 또는 메모리에 위치할 수 있음; | |
2788 | ||
2789 | (*) CPU 코어가 한개의 캐시에 접근하는 동안, 다른 캐시는 - 더티 캐시라인을 | |
2790 | 메모리에 내리거나 추측성 로드를 하거나 하기 위해 - 시스템의 다른 부분에 | |
2791 | 액세스 하기 위해 버스를 사용할 수 있음; | |
2792 | ||
2793 | (*) 각 캐시는 시스템의 나머지 부분들과 일관성을 맞추기 위해 해당 캐시에 | |
2794 | 적용되어야 할 오퍼레이션들의 큐를 가짐; | |
2795 | ||
2796 | (*) 이 일관성 큐는 캐시에 이미 존재하는 라인에 가해지는 평범한 로드에 의해서는 | |
2797 | 비워지지 않는데, 큐의 오퍼레이션들이 이 로드의 결과에 영향을 끼칠 수 있다 | |
2798 | 할지라도 그러함. | |
2799 | ||
2800 | 이제, 첫번째 CPU 에서 두개의 쓰기 오퍼레이션을 만드는데, 해당 CPU 의 캐시에 | |
2801 | 요청된 순서로 오퍼레이션이 도달됨을 보장하기 위해 두 오퍼레이션 사이에 쓰기 | |
2802 | 배리어를 사용하는 상황을 상상해 봅시다: | |
2803 | ||
2804 | CPU 1 CPU 2 COMMENT | |
2805 | =============== =============== ======================================= | |
2806 | u == 0, v == 1 and p == &u, q == &u | |
2807 | v = 2; | |
2808 | smp_wmb(); v 의 변경이 p 의 변경 전에 보일 것을 | |
2809 | 분명히 함 | |
2810 | <A:modify v=2> v 는 이제 캐시 A 에 독점적으로 존재함 | |
2811 | p = &v; | |
2812 | <B:modify p=&v> p 는 이제 캐시 B 에 독점적으로 존재함 | |
2813 | ||
2814 | 여기서의 쓰기 메모리 배리어는 CPU 1 의 캐시가 올바른 순서로 업데이트 된 것으로 | |
2815 | 시스템의 다른 CPU 들이 인지하게 만듭니다. 하지만, 이제 두번째 CPU 가 그 값들을 | |
2816 | 읽으려 하는 상황을 생각해 봅시다: | |
2817 | ||
2818 | CPU 1 CPU 2 COMMENT | |
2819 | =============== =============== ======================================= | |
2820 | ... | |
2821 | q = p; | |
2822 | x = *q; | |
2823 | ||
2824 | 위의 두개의 읽기 오퍼레이션은 예상된 순서로 일어나지 못할 수 있는데, 두번째 CPU | |
2825 | 의 한 캐시에 다른 캐시 이벤트가 발생해 v 를 담고 있는 캐시라인의 해당 캐시에의 | |
2826 | 업데이트가 지연되는 사이, p 를 담고 있는 캐시라인은 두번째 CPU 의 다른 캐시에 | |
2827 | 업데이트 되어버렸을 수 있기 때문입니다. | |
2828 | ||
2829 | CPU 1 CPU 2 COMMENT | |
2830 | =============== =============== ======================================= | |
2831 | u == 0, v == 1 and p == &u, q == &u | |
2832 | v = 2; | |
2833 | smp_wmb(); | |
2834 | <A:modify v=2> <C:busy> | |
2835 | <C:queue v=2> | |
2836 | p = &v; q = p; | |
2837 | <D:request p> | |
2838 | <B:modify p=&v> <D:commit p=&v> | |
2839 | <D:read p> | |
2840 | x = *q; | |
2841 | <C:read *q> 캐시에 업데이트 되기 전의 v 를 읽음 | |
2842 | <C:unbusy> | |
2843 | <C:commit v=2> | |
2844 | ||
2845 | 기본적으로, 두개의 캐시라인 모두 CPU 2 에 최종적으로는 업데이트 될 것이지만, | |
2846 | 별도의 개입 없이는, 업데이트의 순서가 CPU 1 에서 만들어진 순서와 동일할 | |
2847 | 것이라는 보장이 없습니다. | |
2848 | ||
2849 | ||
2850 | 여기에 개입하기 위해선, 데이터 의존성 배리어나 읽기 배리어를 로드 오퍼레이션들 | |
2851 | 사이에 넣어야 합니다. 이렇게 함으로써 캐시가 다음 요청을 처리하기 전에 일관성 | |
2852 | 큐를 처리하도록 강제하게 됩니다. | |
2853 | ||
2854 | CPU 1 CPU 2 COMMENT | |
2855 | =============== =============== ======================================= | |
2856 | u == 0, v == 1 and p == &u, q == &u | |
2857 | v = 2; | |
2858 | smp_wmb(); | |
2859 | <A:modify v=2> <C:busy> | |
2860 | <C:queue v=2> | |
2861 | p = &v; q = p; | |
2862 | <D:request p> | |
2863 | <B:modify p=&v> <D:commit p=&v> | |
2864 | <D:read p> | |
2865 | smp_read_barrier_depends() | |
2866 | <C:unbusy> | |
2867 | <C:commit v=2> | |
2868 | x = *q; | |
2869 | <C:read *q> 캐시에 업데이트 된 v 를 읽음 | |
2870 | ||
2871 | ||
2872 | 이런 부류의 문제는 DEC Alpha 계열 프로세서들에서 발견될 수 있는데, 이들은 | |
2873 | 데이터 버스를 좀 더 잘 사용해 성능을 개선할 수 있는, 분할된 캐시를 가지고 있기 | |
2874 | 때문입니다. 대부분의 CPU 는 하나의 읽기 오퍼레이션의 메모리 액세스가 다른 읽기 | |
2875 | 오퍼레이션에 의존적이라면 데이터 의존성 배리어를 내포시킵니다만, 모두가 그런건 | |
2876 | 아니기 때문에 이점에 의존해선 안됩니다. | |
2877 | ||
2878 | 다른 CPU 들도 분할된 캐시를 가지고 있을 수 있지만, 그런 CPU 들은 평범한 메모리 | |
2879 | 액세스를 위해서도 이 분할된 캐시들 사이의 조정을 해야만 합니다. Alpha 는 가장 | |
2880 | 약한 메모리 순서 시맨틱 (semantic) 을 선택함으로써 메모리 배리어가 명시적으로 | |
2881 | 사용되지 않았을 때에는 그런 조정이 필요하지 않게 했습니다. | |
2882 | ||
2883 | ||
2884 | 캐시 일관성 VS DMA | |
2885 | ------------------ | |
2886 | ||
2887 | 모든 시스템이 DMA 를 하는 디바이스에 대해서까지 캐시 일관성을 유지하지는 | |
2888 | 않습니다. 그런 경우, DMA 를 시도하는 디바이스는 RAM 으로부터 잘못된 데이터를 | |
2889 | 읽을 수 있는데, 더티 캐시 라인이 CPU 의 캐시에 머무르고 있고, 바뀐 값이 아직 | |
2890 | RAM 에 써지지 않았을 수 있기 때문입니다. 이 문제를 해결하기 위해선, 커널의 | |
2891 | 적절한 부분에서 각 CPU 캐시의 문제되는 비트들을 플러시 (flush) 시켜야만 합니다 | |
2892 | (그리고 그것들을 무효화 - invalidation - 시킬 수도 있겠죠). | |
2893 | ||
2894 | 또한, 디바이스에 의해 RAM 에 DMA 로 쓰여진 값은 디바이스가 쓰기를 완료한 후에 | |
2895 | CPU 의 캐시에서 RAM 으로 쓰여지는 더티 캐시 라인에 의해 덮어써질 수도 있고, CPU | |
2896 | 의 캐시에 존재하는 캐시 라인이 해당 캐시에서 삭제되고 다시 값을 읽어들이기 | |
2897 | 전까지는 RAM 이 업데이트 되었다는 사실 자체가 숨겨져 버릴 수도 있습니다. 이 | |
2898 | 문제를 해결하기 위해선, 커널의 적절한 부분에서 각 CPU 의 캐시 안의 문제가 되는 | |
2899 | 비트들을 무효화 시켜야 합니다. | |
2900 | ||
2901 | 캐시 관리에 대한 더 많은 정보를 위해선 Documentation/cachetlb.txt 를 | |
2902 | 참고하세요. | |
2903 | ||
2904 | ||
2905 | 캐시 일관성 VS MMIO | |
2906 | ------------------- | |
2907 | ||
2908 | Memory mapped I/O 는 일반적으로 CPU 의 메모리 공간 내의 한 윈도우의 특정 부분 | |
2909 | 내의 메모리 지역에 이루어지는데, 이 윈도우는 일반적인, RAM 으로 향하는 | |
2910 | 윈도우와는 다른 특성을 갖습니다. | |
2911 | ||
2912 | 그런 특성 가운데 하나는, 일반적으로 그런 액세스는 캐시를 완전히 우회하고 | |
2913 | 디바이스 버스로 곧바로 향한다는 것입니다. 이 말은 MMIO 액세스는 먼저 | |
2914 | 시작되어서 캐시에서 완료된 메모리 액세스를 추월할 수 있다는 뜻입니다. 이런 | |
2915 | 경우엔 메모리 배리어만으로는 충분치 않고, 만약 캐시된 메모리 쓰기 오퍼레이션과 | |
2916 | MMIO 액세스가 어떤 방식으로든 의존적이라면 해당 캐시는 두 오퍼레이션 사이에 | |
2917 | 비워져(flush)야만 합니다. | |
2918 | ||
2919 | ||
2920 | ====================== | |
2921 | CPU 들이 저지르는 일들 | |
2922 | ====================== | |
2923 | ||
2924 | 프로그래머는 CPU 가 메모리 오퍼레이션들을 정확히 요청한대로 수행해 줄 것이라고 | |
2925 | 생각하는데, 예를 들어 다음과 같은 코드를 CPU 에게 넘긴다면: | |
2926 | ||
2927 | a = READ_ONCE(*A); | |
2928 | WRITE_ONCE(*B, b); | |
2929 | c = READ_ONCE(*C); | |
2930 | d = READ_ONCE(*D); | |
2931 | WRITE_ONCE(*E, e); | |
2932 | ||
2933 | CPU 는 다음 인스트럭션을 처리하기 전에 현재의 인스트럭션을 위한 메모리 | |
2934 | 오퍼레이션을 완료할 것이라 생각하고, 따라서 시스템 외부에서 관찰하기에도 정해진 | |
2935 | 순서대로 오퍼레이션이 수행될 것으로 예상합니다: | |
2936 | ||
2937 | LOAD *A, STORE *B, LOAD *C, LOAD *D, STORE *E. | |
2938 | ||
2939 | ||
2940 | 당연하지만, 실제로는 훨씬 엉망입니다. 많은 CPU 와 컴파일러에서 앞의 가정은 | |
2941 | 성립하지 못하는데 그 이유는 다음과 같습니다: | |
2942 | ||
2943 | (*) 로드 오퍼레이션들은 실행을 계속 해나가기 위해 곧바로 완료될 필요가 있는 | |
2944 | 경우가 많은 반면, 스토어 오퍼레이션들은 종종 별다른 문제 없이 유예될 수 | |
2945 | 있습니다; | |
2946 | ||
2947 | (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으며, 필요없는 로드였다고 | |
2948 | 증명된 예측적 로드의 결과는 버려집니다; | |
2949 | ||
2950 | (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으므로, 예상된 이벤트의 | |
2951 | 시퀀스와 다른 시간에 로드가 이뤄질 수 있습니다; | |
2952 | ||
2953 | (*) 메모리 액세스 순서는 CPU 버스와 캐시를 좀 더 잘 사용할 수 있도록 재배치 | |
2954 | 될 수 있습니다; | |
2955 | ||
2956 | (*) 로드와 스토어는 인접한 위치에의 액세스들을 일괄적으로 처리할 수 있는 | |
2957 | 메모리나 I/O 하드웨어 (메모리와 PCI 디바이스 둘 다 이게 가능할 수 | |
2958 | 있습니다) 에 대해 요청되는 경우, 개별 오퍼레이션을 위한 트랜잭션 설정 | |
2959 | 비용을 아끼기 위해 조합되어 실행될 수 있습니다; 그리고 | |
2960 | ||
2961 | (*) 해당 CPU 의 데이터 캐시가 순서에 영향을 끼칠 수도 있고, 캐시 일관성 | |
2962 | 메커니즘이 - 스토어가 실제로 캐시에 도달한다면 - 이 문제를 완화시킬 수는 | |
2963 | 있지만 이 일관성 관리가 다른 CPU 들에도 같은 순서로 전달된다는 보장은 | |
2964 | 없습니다. | |
2965 | ||
2966 | 따라서, 앞의 코드에 대해 다른 CPU 가 보는 결과는 다음과 같을 수 있습니다: | |
2967 | ||
2968 | LOAD *A, ..., LOAD {*C,*D}, STORE *E, STORE *B | |
2969 | ||
2970 | ("LOAD {*C,*D}" 는 조합된 로드입니다) | |
2971 | ||
2972 | ||
2973 | 하지만, CPU 는 스스로는 일관적일 것을 보장합니다: CPU _자신_ 의 액세스들은 | |
2974 | 자신에게는 메모리 배리어가 없음에도 불구하고 정확히 순서 세워진 것으로 보여질 | |
2975 | 것입니다. 예를 들어 다음의 코드가 주어졌다면: | |
2976 | ||
2977 | U = READ_ONCE(*A); | |
2978 | WRITE_ONCE(*A, V); | |
2979 | WRITE_ONCE(*A, W); | |
2980 | X = READ_ONCE(*A); | |
2981 | WRITE_ONCE(*A, Y); | |
2982 | Z = READ_ONCE(*A); | |
2983 | ||
2984 | 그리고 외부의 영향에 의한 간섭이 없다고 가정하면, 최종 결과는 다음과 같이 | |
2985 | 나타날 것이라고 예상될 수 있습니다: | |
2986 | ||
2987 | U == *A 의 최초 값 | |
2988 | X == W | |
2989 | Z == Y | |
2990 | *A == Y | |
2991 | ||
2992 | 앞의 코드는 CPU 가 다음의 메모리 액세스 시퀀스를 만들도록 할겁니다: | |
2993 | ||
2994 | U=LOAD *A, STORE *A=V, STORE *A=W, X=LOAD *A, STORE *A=Y, Z=LOAD *A | |
2995 | ||
2996 | 하지만, 별다른 개입이 없고 프로그램의 시야에 이 세상이 여전히 일관적이라고 | |
2997 | 보인다는 보장만 지켜진다면 이 시퀀스는 어떤 조합으로든 재구성될 수 있으며, 각 | |
2998 | 액세스들은 합쳐지거나 버려질 수 있습니다. 일부 아키텍쳐에서 CPU 는 같은 위치에 | |
2999 | 대한 연속적인 로드 오퍼레이션들을 재배치 할 수 있기 때문에 앞의 예에서의 | |
3000 | READ_ONCE() 와 WRITE_ONCE() 는 반드시 존재해야 함을 알아두세요. 그런 종류의 | |
3001 | 아키텍쳐에서 READ_ONCE() 와 WRITE_ONCE() 는 이 문제를 막기 위해 필요한 일을 | |
3002 | 뭐가 됐든지 하게 되는데, 예를 들어 Itanium 에서는 READ_ONCE() 와 WRITE_ONCE() | |
3003 | 가 사용하는 volatile 캐스팅은 GCC 가 그런 재배치를 방지하는 특수 인스트럭션인 | |
3004 | ld.acq 와 stl.rel 인스트럭션을 각각 만들어 내도록 합니다. | |
3005 | ||
3006 | 컴파일러 역시 이 시퀀스의 액세스들을 CPU 가 보기도 전에 합치거나 버리거나 뒤로 | |
3007 | 미뤄버릴 수 있습니다. | |
3008 | ||
3009 | 예를 들어: | |
3010 | ||
3011 | *A = V; | |
3012 | *A = W; | |
3013 | ||
3014 | 는 다음과 같이 변형될 수 있습니다: | |
3015 | ||
3016 | *A = W; | |
3017 | ||
3018 | 따라서, 쓰기 배리어나 WRITE_ONCE() 가 없다면 *A 로의 V 값의 저장의 효과는 | |
3019 | 사라진다고 가정될 수 있습니다. 비슷하게: | |
3020 | ||
3021 | *A = Y; | |
3022 | Z = *A; | |
3023 | ||
3024 | 는, 메모리 배리어나 READ_ONCE() 와 WRITE_ONCE() 없이는 다음과 같이 변형될 수 | |
3025 | 있습니다: | |
3026 | ||
3027 | *A = Y; | |
3028 | Z = Y; | |
3029 | ||
3030 | 그리고 이 LOAD 오퍼레이션은 CPU 바깥에는 아예 보이지 않습니다. | |
3031 | ||
3032 | ||
3033 | 그리고, ALPHA 가 있다 | |
3034 | --------------------- | |
3035 | ||
3036 | DEC Alpha CPU 는 가장 완화된 메모리 순서의 CPU 중 하나입니다. 뿐만 아니라, | |
3037 | Alpha CPU 의 일부 버전은 분할된 데이터 캐시를 가지고 있어서, 의미적으로 | |
3038 | 관계되어 있는 두개의 캐시 라인이 서로 다른 시간에 업데이트 되는게 가능합니다. | |
3039 | 이게 데이터 의존성 배리어가 정말 필요해지는 부분인데, 데이터 의존성 배리어는 | |
3040 | 메모리 일관성 시스템과 함께 두개의 캐시를 동기화 시켜서, 포인터 변경과 새로운 | |
3041 | 데이터의 발견을 올바른 순서로 일어나게 하기 때문입니다. | |
3042 | ||
3043 | 리눅스 커널의 메모리 배리어 모델은 Alpha 에 기초해서 정의되었습니다. | |
3044 | ||
3045 | 위의 "캐시 일관성" 서브섹션을 참고하세요. | |
3046 | ||
3047 | ||
3048 | 가상 머신 게스트 | |
3049 | ---------------- | |
3050 | ||
3051 | 가상 머신에서 동작하는 게스트들은 게스트 자체는 SMP 지원 없이 컴파일 되었다 | |
3052 | 해도 SMP 영향을 받을 수 있습니다. 이건 UP 커널을 사용하면서 SMP 호스트와 | |
3053 | 결부되어 발생하는 부작용입니다. 이 경우에는 mandatory 배리어를 사용해서 문제를 | |
3054 | 해결할 수 있겠지만 그런 해결은 대부분의 경우 최적의 해결책이 아닙니다. | |
3055 | ||
3056 | 이 문제를 완벽하게 해결하기 위해, 로우 레벨의 virt_mb() 등의 매크로를 사용할 수 | |
3057 | 있습니다. 이것들은 SMP 가 활성화 되어 있다면 smp_mb() 등과 동일한 효과를 | |
3058 | 갖습니다만, SMP 와 SMP 아닌 시스템 모두에 대해 동일한 코드를 만들어냅니다. | |
3059 | 예를 들어, 가상 머신 게스트들은 (SMP 일 수 있는) 호스트와 동기화를 할 때에는 | |
3060 | smp_mb() 가 아니라 virt_mb() 를 사용해야 합니다. | |
3061 | ||
3062 | 이것들은 smp_mb() 류의 것들과 모든 부분에서 동일하며, 특히, MMIO 의 영향에 | |
3063 | 대해서는 간여하지 않습니다: MMIO 의 영향을 제어하려면, mandatory 배리어를 | |
3064 | 사용하시기 바랍니다. | |
3065 | ||
3066 | ||
3067 | ======= | |
3068 | 사용 예 | |
3069 | ======= | |
3070 | ||
3071 | 순환식 버퍼 | |
3072 | ----------- | |
3073 | ||
3074 | 메모리 배리어는 순환식 버퍼를 생성자(producer)와 소비자(consumer) 사이의 | |
3075 | 동기화에 락을 사용하지 않고 구현하는데에 사용될 수 있습니다. 더 자세한 내용을 | |
3076 | 위해선 다음을 참고하세요: | |
3077 | ||
3078 | Documentation/circular-buffers.txt | |
3079 | ||
3080 | ||
3081 | ========= | |
3082 | 참고 문헌 | |
3083 | ========= | |
3084 | ||
3085 | Alpha AXP Architecture Reference Manual, Second Edition (Sites & Witek, | |
3086 | Digital Press) | |
3087 | Chapter 5.2: Physical Address Space Characteristics | |
3088 | Chapter 5.4: Caches and Write Buffers | |
3089 | Chapter 5.5: Data Sharing | |
3090 | Chapter 5.6: Read/Write Ordering | |
3091 | ||
3092 | AMD64 Architecture Programmer's Manual Volume 2: System Programming | |
3093 | Chapter 7.1: Memory-Access Ordering | |
3094 | Chapter 7.4: Buffering and Combining Memory Writes | |
3095 | ||
3096 | IA-32 Intel Architecture Software Developer's Manual, Volume 3: | |
3097 | System Programming Guide | |
3098 | Chapter 7.1: Locked Atomic Operations | |
3099 | Chapter 7.2: Memory Ordering | |
3100 | Chapter 7.4: Serializing Instructions | |
3101 | ||
3102 | The SPARC Architecture Manual, Version 9 | |
3103 | Chapter 8: Memory Models | |
3104 | Appendix D: Formal Specification of the Memory Models | |
3105 | Appendix J: Programming with the Memory Models | |
3106 | ||
3107 | UltraSPARC Programmer Reference Manual | |
3108 | Chapter 5: Memory Accesses and Cacheability | |
3109 | Chapter 15: Sparc-V9 Memory Models | |
3110 | ||
3111 | UltraSPARC III Cu User's Manual | |
3112 | Chapter 9: Memory Models | |
3113 | ||
3114 | UltraSPARC IIIi Processor User's Manual | |
3115 | Chapter 8: Memory Models | |
3116 | ||
3117 | UltraSPARC Architecture 2005 | |
3118 | Chapter 9: Memory | |
3119 | Appendix D: Formal Specifications of the Memory Models | |
3120 | ||
3121 | UltraSPARC T1 Supplement to the UltraSPARC Architecture 2005 | |
3122 | Chapter 8: Memory Models | |
3123 | Appendix F: Caches and Cache Coherency | |
3124 | ||
3125 | Solaris Internals, Core Kernel Architecture, p63-68: | |
3126 | Chapter 3.3: Hardware Considerations for Locks and | |
3127 | Synchronization | |
3128 | ||
3129 | Unix Systems for Modern Architectures, Symmetric Multiprocessing and Caching | |
3130 | for Kernel Programmers: | |
3131 | Chapter 13: Other Memory Models | |
3132 | ||
3133 | Intel Itanium Architecture Software Developer's Manual: Volume 1: | |
3134 | Section 2.6: Speculation | |
3135 | Section 4.4: Memory Access |