drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "i915_gem_gtt.h"
  39 #include <linux/io-mapping.h>
  40 #include <linux/i2c.h>
  41 #include <linux/i2c-algo-bit.h>
  42 #include <drm/intel-gtt.h>
  43 #include <linux/backlight.h>
  44 #include <linux/hashtable.h>
  45 #include <linux/intel-iommu.h>
  46 #include <linux/kref.h>
  47 #include <linux/pm_qos.h>
  48
  49 /* General customization:
  50  */
  51
  52 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  53
  54 #define DRIVER_NAME             "i915"
  55 #define DRIVER_DESC             "Intel Graphics"
  56 #define DRIVER_DATE             "20140620"
  57
  58 enum pipe {
  59         INVALID_PIPE = -1,
  60         PIPE_A = 0,
  61         PIPE_B,
  62         PIPE_C,
  63         _PIPE_EDP,
  64         I915_MAX_PIPES = _PIPE_EDP
  65 };
  66 #define pipe_name(p) ((p) + 'A')
  67
  68 enum transcoder {
  69         TRANSCODER_A = 0,
  70         TRANSCODER_B,
  71         TRANSCODER_C,
  72         TRANSCODER_EDP,
  73         I915_MAX_TRANSCODERS
  74 };
  75 #define transcoder_name(t) ((t) + 'A')
  76
  77 enum plane {
  78         PLANE_A = 0,
  79         PLANE_B,
  80         PLANE_C,
  81 };
  82 #define plane_name(p) ((p) + 'A')
  83
  84 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  85
  86 enum port {
  87         PORT_A = 0,
  88         PORT_B,
  89         PORT_C,
  90         PORT_D,
  91         PORT_E,
  92         I915_MAX_PORTS
  93 };
  94 #define port_name(p) ((p) + 'A')
  95
  96 #define I915_NUM_PHYS_VLV 2
  97
  98 enum dpio_channel {
  99         DPIO_CH0,
 100         DPIO_CH1
 101 };
 102
 103 enum dpio_phy {
 104         DPIO_PHY0,
 105         DPIO_PHY1
 106 };
 107
 108 enum intel_display_power_domain {
 109         POWER_DOMAIN_PIPE_A,
 110         POWER_DOMAIN_PIPE_B,
 111         POWER_DOMAIN_PIPE_C,
 112         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 113         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 114         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 115         POWER_DOMAIN_TRANSCODER_A,
 116         POWER_DOMAIN_TRANSCODER_B,
 117         POWER_DOMAIN_TRANSCODER_C,
 118         POWER_DOMAIN_TRANSCODER_EDP,
 119         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 120         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 121         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 122         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 123         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 124         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 125         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 126         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 127         POWER_DOMAIN_PORT_DSI,
 128         POWER_DOMAIN_PORT_CRT,
 129         POWER_DOMAIN_PORT_OTHER,
 130         POWER_DOMAIN_VGA,
 131         POWER_DOMAIN_AUDIO,
 132         POWER_DOMAIN_PLLS,
 133         POWER_DOMAIN_INIT,
 134
 135         POWER_DOMAIN_NUM,
 136 };
 137
 138 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 139 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 140                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 141 #define POWER_DOMAIN_TRANSCODER(tran) \
 142         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 143          (tran) + POWER_DOMAIN_TRANSCODER_A)
 144
 145 enum hpd_pin {
 146         HPD_NONE = 0,
 147         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 148         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 149         HPD_CRT,
 150         HPD_SDVO_B,
 151         HPD_SDVO_C,
 152         HPD_PORT_B,
 153         HPD_PORT_C,
 154         HPD_PORT_D,
 155         HPD_NUM_PINS
 156 };
 157
 158 #define I915_GEM_GPU_DOMAINS \
 159         (I915_GEM_DOMAIN_RENDER | \
 160          I915_GEM_DOMAIN_SAMPLER | \
 161          I915_GEM_DOMAIN_COMMAND | \
 162          I915_GEM_DOMAIN_INSTRUCTION | \
 163          I915_GEM_DOMAIN_VERTEX)
 164
 165 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 166 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 167
 168 #define for_each_crtc(dev, crtc) \
 169         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 170
 171 #define for_each_intel_crtc(dev, intel_crtc) \
 172         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 173
 174 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 175         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 176                 if ((intel_encoder)->base.crtc == (__crtc))
 177
 178 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 179         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 180                 if ((intel_connector)->base.encoder == (__encoder))
 181
 182 #define for_each_power_domain(domain, mask)                             \
 183         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 184                 if ((1 << (domain)) & (mask))
 185
 186 struct drm_i915_private;
 187 struct i915_mmu_object;
 188
 189 enum intel_dpll_id {
 190         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 191         /* real shared dpll ids must be >= 0 */
 192         DPLL_ID_PCH_PLL_A = 0,
 193         DPLL_ID_PCH_PLL_B = 1,
 194         DPLL_ID_WRPLL1 = 0,
 195         DPLL_ID_WRPLL2 = 1,
 196 };
 197 #define I915_NUM_PLLS 2
 198
 199 struct intel_dpll_hw_state {
 200         uint32_t dpll;
 201         uint32_t dpll_md;
 202         uint32_t fp0;
 203         uint32_t fp1;
 204         uint32_t wrpll;
 205 };
 206
 207 struct intel_shared_dpll {
 208         int refcount; /* count of number of CRTCs sharing this PLL */
 209         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 210         bool on; /* is the PLL actually active? Disabled during modeset */
 211         const char *name;
 212         /* should match the index in the dev_priv->shared_dplls array */
 213         enum intel_dpll_id id;
 214         struct intel_dpll_hw_state hw_state;
 215         /* The mode_set hook is optional and should be used together with the
 216          * intel_prepare_shared_dpll function. */
 217         void (*mode_set)(struct drm_i915_private *dev_priv,
 218                          struct intel_shared_dpll *pll);
 219         void (*enable)(struct drm_i915_private *dev_priv,
 220                        struct intel_shared_dpll *pll);
 221         void (*disable)(struct drm_i915_private *dev_priv,
 222                         struct intel_shared_dpll *pll);
 223         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 224                              struct intel_shared_dpll *pll,
 225                              struct intel_dpll_hw_state *hw_state);
 226 };
 227
 228 /* Used by dp and fdi links */
 229 struct intel_link_m_n {
 230         uint32_t        tu;
 231         uint32_t        gmch_m;
 232         uint32_t        gmch_n;
 233         uint32_t        link_m;
 234         uint32_t        link_n;
 235 };
 236
 237 void intel_link_compute_m_n(int bpp, int nlanes,
 238                             int pixel_clock, int link_clock,
 239                             struct intel_link_m_n *m_n);
 240
 241 /* Interface history:
 242  *
 243  * 1.1: Original.
 244  * 1.2: Add Power Management
 245  * 1.3: Add vblank support
 246  * 1.4: Fix cmdbuffer path, add heap destroy
 247  * 1.5: Add vblank pipe configuration
 248  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 249  *      - Support vertical blank on secondary display pipe
 250  */
 251 #define DRIVER_MAJOR            1
 252 #define DRIVER_MINOR            6
 253 #define DRIVER_PATCHLEVEL       0
 254
 255 #define WATCH_LISTS     0
 256 #define WATCH_GTT       0
 257
 258 struct opregion_header;
 259 struct opregion_acpi;
 260 struct opregion_swsci;
 261 struct opregion_asle;
 262
 263 struct intel_opregion {
 264         struct opregion_header __iomem *header;
 265         struct opregion_acpi __iomem *acpi;
 266         struct opregion_swsci __iomem *swsci;
 267         u32 swsci_gbda_sub_functions;
 268         u32 swsci_sbcb_sub_functions;
 269         struct opregion_asle __iomem *asle;
 270         void __iomem *vbt;
 271         u32 __iomem *lid_state;
 272         struct work_struct asle_work;
 273 };
 274 #define OPREGION_SIZE            (8*1024)
 275
 276 struct intel_overlay;
 277 struct intel_overlay_error_state;
 278
 279 struct drm_i915_master_private {
 280         drm_local_map_t *sarea;
 281         struct _drm_i915_sarea *sarea_priv;
 282 };
 283 #define I915_FENCE_REG_NONE -1
 284 #define I915_MAX_NUM_FENCES 32
 285 /* 32 fences + sign bit for FENCE_REG_NONE */
 286 #define I915_MAX_NUM_FENCE_BITS 6
 287
 288 struct drm_i915_fence_reg {
 289         struct list_head lru_list;
 290         struct drm_i915_gem_object *obj;
 291         int pin_count;
 292 };
 293
 294 struct sdvo_device_mapping {
 295         u8 initialized;
 296         u8 dvo_port;
 297         u8 slave_addr;
 298         u8 dvo_wiring;
 299         u8 i2c_pin;
 300         u8 ddc_pin;
 301 };
 302
 303 struct intel_display_error_state;
 304
 305 struct drm_i915_error_state {
 306         struct kref ref;
 307         struct timeval time;
 308
 309         char error_msg[128];
 310         u32 reset_count;
 311         u32 suspend_count;
 312
 313         /* Generic register state */
 314         u32 eir;
 315         u32 pgtbl_er;
 316         u32 ier;
 317         u32 ccid;
 318         u32 derrmr;
 319         u32 forcewake;
 320         u32 error; /* gen6+ */
 321         u32 err_int; /* gen7 */
 322         u32 done_reg;
 323         u32 gac_eco;
 324         u32 gam_ecochk;
 325         u32 gab_ctl;
 326         u32 gfx_mode;
 327         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 328         u64 fence[I915_MAX_NUM_FENCES];
 329         struct intel_overlay_error_state *overlay;
 330         struct intel_display_error_state *display;
 331         struct drm_i915_error_object *semaphore_obj;
 332
 333         struct drm_i915_error_ring {
 334                 bool valid;
 335                 /* Software tracked state */
 336                 bool waiting;
 337                 int hangcheck_score;
 338                 enum intel_ring_hangcheck_action hangcheck_action;
 339                 int num_requests;
 340
 341                 /* our own tracking of ring head and tail */
 342                 u32 cpu_ring_head;
 343                 u32 cpu_ring_tail;
 344
 345                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 346
 347                 /* Register state */
 348                 u32 tail;
 349                 u32 head;
 350                 u32 ctl;
 351                 u32 hws;
 352                 u32 ipeir;
 353                 u32 ipehr;
 354                 u32 instdone;
 355                 u32 bbstate;
 356                 u32 instpm;
 357                 u32 instps;
 358                 u32 seqno;
 359                 u64 bbaddr;
 360                 u64 acthd;
 361                 u32 fault_reg;
 362                 u64 faddr;
 363                 u32 rc_psmi; /* sleep state */
 364                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 365
 366                 struct drm_i915_error_object {
 367                         int page_count;
 368                         u32 gtt_offset;
 369                         u32 *pages[0];
 370                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 371
 372                 struct drm_i915_error_request {
 373                         long jiffies;
 374                         u32 seqno;
 375                         u32 tail;
 376                 } *requests;
 377
 378                 struct {
 379                         u32 gfx_mode;
 380                         union {
 381                                 u64 pdp[4];
 382                                 u32 pp_dir_base;
 383                         };
 384                 } vm_info;
 385
 386                 pid_t pid;
 387                 char comm[TASK_COMM_LEN];
 388         } ring[I915_NUM_RINGS];
 389         struct drm_i915_error_buffer {
 390                 u32 size;
 391                 u32 name;
 392                 u32 rseqno, wseqno;
 393                 u32 gtt_offset;
 394                 u32 read_domains;
 395                 u32 write_domain;
 396                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 397                 s32 pinned:2;
 398                 u32 tiling:2;
 399                 u32 dirty:1;
 400                 u32 purgeable:1;
 401                 u32 userptr:1;
 402                 s32 ring:4;
 403                 u32 cache_level:3;
 404         } **active_bo, **pinned_bo;
 405
 406         u32 *active_bo_count, *pinned_bo_count;
 407 };
 408
 409 struct intel_connector;
 410 struct intel_crtc_config;
 411 struct intel_plane_config;
 412 struct intel_crtc;
 413 struct intel_limit;
 414 struct dpll;
 415
 416 struct drm_i915_display_funcs {
 417         bool (*fbc_enabled)(struct drm_device *dev);
 418         void (*enable_fbc)(struct drm_crtc *crtc);
 419         void (*disable_fbc)(struct drm_device *dev);
 420         int (*get_display_clock_speed)(struct drm_device *dev);
 421         int (*get_fifo_size)(struct drm_device *dev, int plane);
 422         /**
 423          * find_dpll() - Find the best values for the PLL
 424          * @limit: limits for the PLL
 425          * @crtc: current CRTC
 426          * @target: target frequency in kHz
 427          * @refclk: reference clock frequency in kHz
 428          * @match_clock: if provided, @best_clock P divider must
 429          *               match the P divider from @match_clock
 430          *               used for LVDS downclocking
 431          * @best_clock: best PLL values found
 432          *
 433          * Returns true on success, false on failure.
 434          */
 435         bool (*find_dpll)(const struct intel_limit *limit,
 436                           struct drm_crtc *crtc,
 437                           int target, int refclk,
 438                           struct dpll *match_clock,
 439                           struct dpll *best_clock);
 440         void (*update_wm)(struct drm_crtc *crtc);
 441         void (*update_sprite_wm)(struct drm_plane *plane,
 442                                  struct drm_crtc *crtc,
 443                                  uint32_t sprite_width, uint32_t sprite_height,
 444                                  int pixel_size, bool enable, bool scaled);
 445         void (*modeset_global_resources)(struct drm_device *dev);
 446         /* Returns the active state of the crtc, and if the crtc is active,
 447          * fills out the pipe-config with the hw state. */
 448         bool (*get_pipe_config)(struct intel_crtc *,
 449                                 struct intel_crtc_config *);
 450         void (*get_plane_config)(struct intel_crtc *,
 451                                  struct intel_plane_config *);
 452         int (*crtc_mode_set)(struct drm_crtc *crtc,
 453                              int x, int y,
 454                              struct drm_framebuffer *old_fb);
 455         void (*crtc_enable)(struct drm_crtc *crtc);
 456         void (*crtc_disable)(struct drm_crtc *crtc);
 457         void (*off)(struct drm_crtc *crtc);
 458         void (*write_eld)(struct drm_connector *connector,
 459                           struct drm_crtc *crtc,
 460                           struct drm_display_mode *mode);
 461         void (*fdi_link_train)(struct drm_crtc *crtc);
 462         void (*init_clock_gating)(struct drm_device *dev);
 463         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 464                           struct drm_framebuffer *fb,
 465                           struct drm_i915_gem_object *obj,
 466                           struct intel_engine_cs *ring,
 467                           uint32_t flags);
 468         void (*update_primary_plane)(struct drm_crtc *crtc,
 469                                      struct drm_framebuffer *fb,
 470                                      int x, int y);
 471         void (*hpd_irq_setup)(struct drm_device *dev);
 472         /* clock updates for mode set */
 473         /* cursor updates */
 474         /* render clock increase/decrease */
 475         /* display clock increase/decrease */
 476         /* pll clock increase/decrease */
 477
 478         int (*setup_backlight)(struct intel_connector *connector);
 479         uint32_t (*get_backlight)(struct intel_connector *connector);
 480         void (*set_backlight)(struct intel_connector *connector,
 481                               uint32_t level);
 482         void (*disable_backlight)(struct intel_connector *connector);
 483         void (*enable_backlight)(struct intel_connector *connector);
 484 };
 485
 486 struct intel_uncore_funcs {
 487         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 488                                                         int fw_engine);
 489         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 490                                                         int fw_engine);
 491
 492         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 493         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 494         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 495         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 496
 497         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 498                                 uint8_t val, bool trace);
 499         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 500                                 uint16_t val, bool trace);
 501         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 502                                 uint32_t val, bool trace);
 503         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 504                                 uint64_t val, bool trace);
 505 };
 506
 507 struct intel_uncore {
 508         spinlock_t lock; /** lock is also taken in irq contexts. */
 509
 510         struct intel_uncore_funcs funcs;
 511
 512         unsigned fifo_count;
 513         unsigned forcewake_count;
 514
 515         unsigned fw_rendercount;
 516         unsigned fw_mediacount;
 517
 518         struct timer_list force_wake_timer;
 519 };
 520
 521 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 522         func(is_mobile) sep \
 523         func(is_i85x) sep \
 524         func(is_i915g) sep \
 525         func(is_i945gm) sep \
 526         func(is_g33) sep \
 527         func(need_gfx_hws) sep \
 528         func(is_g4x) sep \
 529         func(is_pineview) sep \
 530         func(is_broadwater) sep \
 531         func(is_crestline) sep \
 532         func(is_ivybridge) sep \
 533         func(is_valleyview) sep \
 534         func(is_haswell) sep \
 535         func(is_preliminary) sep \
 536         func(has_fbc) sep \
 537         func(has_pipe_cxsr) sep \
 538         func(has_hotplug) sep \
 539         func(cursor_needs_physical) sep \
 540         func(has_overlay) sep \
 541         func(overlay_needs_physical) sep \
 542         func(supports_tv) sep \
 543         func(has_llc) sep \
 544         func(has_ddi) sep \
 545         func(has_fpga_dbg)
 546
 547 #define DEFINE_FLAG(name) u8 name:1
 548 #define SEP_SEMICOLON ;
 549
 550 struct intel_device_info {
 551         u32 display_mmio_offset;
 552         u8 num_pipes:3;
 553         u8 num_sprites[I915_MAX_PIPES];
 554         u8 gen;
 555         u8 ring_mask; /* Rings supported by the HW */
 556         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 557         /* Register offsets for the various display pipes and transcoders */
 558         int pipe_offsets[I915_MAX_TRANSCODERS];
 559         int trans_offsets[I915_MAX_TRANSCODERS];
 560         int palette_offsets[I915_MAX_PIPES];
 561         int cursor_offsets[I915_MAX_PIPES];
 562 };
 563
 564 #undef DEFINE_FLAG
 565 #undef SEP_SEMICOLON
 566
 567 enum i915_cache_level {
 568         I915_CACHE_NONE = 0,
 569         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 570         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 571                               caches, eg sampler/render caches, and the
 572                               large Last-Level-Cache. LLC is coherent with
 573                               the CPU, but L3 is only visible to the GPU. */
 574         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 575 };
 576
 577 struct i915_ctx_hang_stats {
 578         /* This context had batch pending when hang was declared */
 579         unsigned batch_pending;
 580
 581         /* This context had batch active when hang was declared */
 582         unsigned batch_active;
 583
 584         /* Time when this context was last blamed for a GPU reset */
 585         unsigned long guilty_ts;
 586
 587         /* This context is banned to submit more work */
 588         bool banned;
 589 };
 590
 591 /* This must match up with the value previously used for execbuf2.rsvd1. */
 592 #define DEFAULT_CONTEXT_HANDLE 0
 593 /**
 594  * struct intel_context - as the name implies, represents a context.
 595  * @ref: reference count.
 596  * @user_handle: userspace tracking identity for this context.
 597  * @remap_slice: l3 row remapping information.
 598  * @file_priv: filp associated with this context (NULL for global default
 599  *             context).
 600  * @hang_stats: information about the role of this context in possible GPU
 601  *              hangs.
 602  * @vm: virtual memory space used by this context.
 603  * @legacy_hw_ctx: render context backing object and whether it is correctly
 604  *                initialized (legacy ring submission mechanism only).
 605  * @link: link in the global list of contexts.
 606  *
 607  * Contexts are memory images used by the hardware to store copies of their
 608  * internal state.
 609  */
 610 struct intel_context {
 611         struct kref ref;
 612         int user_handle;
 613         uint8_t remap_slice;
 614         struct drm_i915_file_private *file_priv;
 615         struct i915_ctx_hang_stats hang_stats;
 616         struct i915_address_space *vm;
 617
 618         struct {
 619                 struct drm_i915_gem_object *rcs_state;
 620                 bool initialized;
 621         } legacy_hw_ctx;
 622
 623         struct list_head link;
 624 };
 625
 626 struct i915_fbc {
 627         unsigned long size;
 628         unsigned threshold;
 629         unsigned int fb_id;
 630         enum plane plane;
 631         int y;
 632
 633         struct drm_mm_node compressed_fb;
 634         struct drm_mm_node *compressed_llb;
 635
 636         struct intel_fbc_work {
 637                 struct delayed_work work;
 638                 struct drm_crtc *crtc;
 639                 struct drm_framebuffer *fb;
 640         } *fbc_work;
 641
 642         enum no_fbc_reason {
 643                 FBC_OK, /* FBC is enabled */
 644                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 645                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 646                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 647                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 648                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 649                 FBC_BAD_PLANE, /* fbc not supported on plane */
 650                 FBC_NOT_TILED, /* buffer not tiled */
 651                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 652                 FBC_MODULE_PARAM,
 653                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 654         } no_fbc_reason;
 655 };
 656
 657 struct i915_drrs {
 658         struct intel_connector *connector;
 659 };
 660
 661 struct intel_dp;
 662 struct i915_psr {
 663         struct mutex lock;
 664         bool sink_support;
 665         bool source_ok;
 666         struct intel_dp *enabled;
 667         bool active;
 668         struct delayed_work work;
 669         unsigned busy_frontbuffer_bits;
 670 };
 671
 672 enum intel_pch {
 673         PCH_NONE = 0,   /* No PCH present */
 674         PCH_IBX,        /* Ibexpeak PCH */
 675         PCH_CPT,        /* Cougarpoint PCH */
 676         PCH_LPT,        /* Lynxpoint PCH */
 677         PCH_NOP,
 678 };
 679
 680 enum intel_sbi_destination {
 681         SBI_ICLK,
 682         SBI_MPHY,
 683 };
 684
 685 #define QUIRK_PIPEA_FORCE (1<<0)
 686 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 687 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 688
 689 struct intel_fbdev;
 690 struct intel_fbc_work;
 691
 692 struct intel_gmbus {
 693         struct i2c_adapter adapter;
 694         u32 force_bit;
 695         u32 reg0;
 696         u32 gpio_reg;
 697         struct i2c_algo_bit_data bit_algo;
 698         struct drm_i915_private *dev_priv;
 699 };
 700
 701 struct i915_suspend_saved_registers {
 702         u8 saveLBB;
 703         u32 saveDSPACNTR;
 704         u32 saveDSPBCNTR;
 705         u32 saveDSPARB;
 706         u32 savePIPEACONF;
 707         u32 savePIPEBCONF;
 708         u32 savePIPEASRC;
 709         u32 savePIPEBSRC;
 710         u32 saveFPA0;
 711         u32 saveFPA1;
 712         u32 saveDPLL_A;
 713         u32 saveDPLL_A_MD;
 714         u32 saveHTOTAL_A;
 715         u32 saveHBLANK_A;
 716         u32 saveHSYNC_A;
 717         u32 saveVTOTAL_A;
 718         u32 saveVBLANK_A;
 719         u32 saveVSYNC_A;
 720         u32 saveBCLRPAT_A;
 721         u32 saveTRANSACONF;
 722         u32 saveTRANS_HTOTAL_A;
 723         u32 saveTRANS_HBLANK_A;
 724         u32 saveTRANS_HSYNC_A;
 725         u32 saveTRANS_VTOTAL_A;
 726         u32 saveTRANS_VBLANK_A;
 727         u32 saveTRANS_VSYNC_A;
 728         u32 savePIPEASTAT;
 729         u32 saveDSPASTRIDE;
 730         u32 saveDSPASIZE;
 731         u32 saveDSPAPOS;
 732         u32 saveDSPAADDR;
 733         u32 saveDSPASURF;
 734         u32 saveDSPATILEOFF;
 735         u32 savePFIT_PGM_RATIOS;
 736         u32 saveBLC_HIST_CTL;
 737         u32 saveBLC_PWM_CTL;
 738         u32 saveBLC_PWM_CTL2;
 739         u32 saveBLC_HIST_CTL_B;
 740         u32 saveBLC_CPU_PWM_CTL;
 741         u32 saveBLC_CPU_PWM_CTL2;
 742         u32 saveFPB0;
 743         u32 saveFPB1;
 744         u32 saveDPLL_B;
 745         u32 saveDPLL_B_MD;
 746         u32 saveHTOTAL_B;
 747         u32 saveHBLANK_B;
 748         u32 saveHSYNC_B;
 749         u32 saveVTOTAL_B;
 750         u32 saveVBLANK_B;
 751         u32 saveVSYNC_B;
 752         u32 saveBCLRPAT_B;
 753         u32 saveTRANSBCONF;
 754         u32 saveTRANS_HTOTAL_B;
 755         u32 saveTRANS_HBLANK_B;
 756         u32 saveTRANS_HSYNC_B;
 757         u32 saveTRANS_VTOTAL_B;
 758         u32 saveTRANS_VBLANK_B;
 759         u32 saveTRANS_VSYNC_B;
 760         u32 savePIPEBSTAT;
 761         u32 saveDSPBSTRIDE;
 762         u32 saveDSPBSIZE;
 763         u32 saveDSPBPOS;
 764         u32 saveDSPBADDR;
 765         u32 saveDSPBSURF;
 766         u32 saveDSPBTILEOFF;
 767         u32 saveVGA0;
 768         u32 saveVGA1;
 769         u32 saveVGA_PD;
 770         u32 saveVGACNTRL;
 771         u32 saveADPA;
 772         u32 saveLVDS;
 773         u32 savePP_ON_DELAYS;
 774         u32 savePP_OFF_DELAYS;
 775         u32 saveDVOA;
 776         u32 saveDVOB;
 777         u32 saveDVOC;
 778         u32 savePP_ON;
 779         u32 savePP_OFF;
 780         u32 savePP_CONTROL;
 781         u32 savePP_DIVISOR;
 782         u32 savePFIT_CONTROL;
 783         u32 save_palette_a[256];
 784         u32 save_palette_b[256];
 785         u32 saveFBC_CONTROL;
 786         u32 saveIER;
 787         u32 saveIIR;
 788         u32 saveIMR;
 789         u32 saveDEIER;
 790         u32 saveDEIMR;
 791         u32 saveGTIER;
 792         u32 saveGTIMR;
 793         u32 saveFDI_RXA_IMR;
 794         u32 saveFDI_RXB_IMR;
 795         u32 saveCACHE_MODE_0;
 796         u32 saveMI_ARB_STATE;
 797         u32 saveSWF0[16];
 798         u32 saveSWF1[16];
 799         u32 saveSWF2[3];
 800         u8 saveMSR;
 801         u8 saveSR[8];
 802         u8 saveGR[25];
 803         u8 saveAR_INDEX;
 804         u8 saveAR[21];
 805         u8 saveDACMASK;
 806         u8 saveCR[37];
 807         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 808         u32 saveCURACNTR;
 809         u32 saveCURAPOS;
 810         u32 saveCURABASE;
 811         u32 saveCURBCNTR;
 812         u32 saveCURBPOS;
 813         u32 saveCURBBASE;
 814         u32 saveCURSIZE;
 815         u32 saveDP_B;
 816         u32 saveDP_C;
 817         u32 saveDP_D;
 818         u32 savePIPEA_GMCH_DATA_M;
 819         u32 savePIPEB_GMCH_DATA_M;
 820         u32 savePIPEA_GMCH_DATA_N;
 821         u32 savePIPEB_GMCH_DATA_N;
 822         u32 savePIPEA_DP_LINK_M;
 823         u32 savePIPEB_DP_LINK_M;
 824         u32 savePIPEA_DP_LINK_N;
 825         u32 savePIPEB_DP_LINK_N;
 826         u32 saveFDI_RXA_CTL;
 827         u32 saveFDI_TXA_CTL;
 828         u32 saveFDI_RXB_CTL;
 829         u32 saveFDI_TXB_CTL;
 830         u32 savePFA_CTL_1;
 831         u32 savePFB_CTL_1;
 832         u32 savePFA_WIN_SZ;
 833         u32 savePFB_WIN_SZ;
 834         u32 savePFA_WIN_POS;
 835         u32 savePFB_WIN_POS;
 836         u32 savePCH_DREF_CONTROL;
 837         u32 saveDISP_ARB_CTL;
 838         u32 savePIPEA_DATA_M1;
 839         u32 savePIPEA_DATA_N1;
 840         u32 savePIPEA_LINK_M1;
 841         u32 savePIPEA_LINK_N1;
 842         u32 savePIPEB_DATA_M1;
 843         u32 savePIPEB_DATA_N1;
 844         u32 savePIPEB_LINK_M1;
 845         u32 savePIPEB_LINK_N1;
 846         u32 saveMCHBAR_RENDER_STANDBY;
 847         u32 savePCH_PORT_HOTPLUG;
 848 };
 849
 850 struct vlv_s0ix_state {
 851         /* GAM */
 852         u32 wr_watermark;
 853         u32 gfx_prio_ctrl;
 854         u32 arb_mode;
 855         u32 gfx_pend_tlb0;
 856         u32 gfx_pend_tlb1;
 857         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 858         u32 media_max_req_count;
 859         u32 gfx_max_req_count;
 860         u32 render_hwsp;
 861         u32 ecochk;
 862         u32 bsd_hwsp;
 863         u32 blt_hwsp;
 864         u32 tlb_rd_addr;
 865
 866         /* MBC */
 867         u32 g3dctl;
 868         u32 gsckgctl;
 869         u32 mbctl;
 870
 871         /* GCP */
 872         u32 ucgctl1;
 873         u32 ucgctl3;
 874         u32 rcgctl1;
 875         u32 rcgctl2;
 876         u32 rstctl;
 877         u32 misccpctl;
 878
 879         /* GPM */
 880         u32 gfxpause;
 881         u32 rpdeuhwtc;
 882         u32 rpdeuc;
 883         u32 ecobus;
 884         u32 pwrdwnupctl;
 885         u32 rp_down_timeout;
 886         u32 rp_deucsw;
 887         u32 rcubmabdtmr;
 888         u32 rcedata;
 889         u32 spare2gh;
 890
 891         /* Display 1 CZ domain */
 892         u32 gt_imr;
 893         u32 gt_ier;
 894         u32 pm_imr;
 895         u32 pm_ier;
 896         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 897
 898         /* GT SA CZ domain */
 899         u32 tilectl;
 900         u32 gt_fifoctl;
 901         u32 gtlc_wake_ctrl;
 902         u32 gtlc_survive;
 903         u32 pmwgicz;
 904
 905         /* Display 2 CZ domain */
 906         u32 gu_ctl0;
 907         u32 gu_ctl1;
 908         u32 clock_gate_dis2;
 909 };
 910
 911 struct intel_rps_ei {
 912         u32 cz_clock;
 913         u32 render_c0;
 914         u32 media_c0;
 915 };
 916
 917 struct intel_gen6_power_mgmt {
 918         /* work and pm_iir are protected by dev_priv->irq_lock */
 919         struct work_struct work;
 920         u32 pm_iir;
 921
 922         /* Frequencies are stored in potentially platform dependent multiples.
 923          * In other words, *_freq needs to be multiplied by X to be interesting.
 924          * Soft limits are those which are used for the dynamic reclocking done
 925          * by the driver (raise frequencies under heavy loads, and lower for
 926          * lighter loads). Hard limits are those imposed by the hardware.
 927          *
 928          * A distinction is made for overclocking, which is never enabled by
 929          * default, and is considered to be above the hard limit if it's
 930          * possible at all.
 931          */
 932         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 933         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 934         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 935         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 936         u8 min_freq;            /* AKA RPn. Minimum frequency */
 937         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 938         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 939         u8 rp0_freq;            /* Non-overclocked max frequency. */
 940         u32 cz_freq;
 941
 942         u32 ei_interrupt_count;
 943
 944         int last_adj;
 945         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 946
 947         bool enabled;
 948         struct delayed_work delayed_resume_work;
 949
 950         /* manual wa residency calculations */
 951         struct intel_rps_ei up_ei, down_ei;
 952
 953         /*
 954          * Protects RPS/RC6 register access and PCU communication.
 955          * Must be taken after struct_mutex if nested.
 956          */
 957         struct mutex hw_lock;
 958 };
 959
 960 /* defined intel_pm.c */
 961 extern spinlock_t mchdev_lock;
 962
 963 struct intel_ilk_power_mgmt {
 964         u8 cur_delay;
 965         u8 min_delay;
 966         u8 max_delay;
 967         u8 fmax;
 968         u8 fstart;
 969
 970         u64 last_count1;
 971         unsigned long last_time1;
 972         unsigned long chipset_power;
 973         u64 last_count2;
 974         struct timespec last_time2;
 975         unsigned long gfx_power;
 976         u8 corr;
 977
 978         int c_m;
 979         int r_t;
 980
 981         struct drm_i915_gem_object *pwrctx;
 982         struct drm_i915_gem_object *renderctx;
 983 };
 984
 985 struct drm_i915_private;
 986 struct i915_power_well;
 987
 988 struct i915_power_well_ops {
 989         /*
 990          * Synchronize the well's hw state to match the current sw state, for
 991          * example enable/disable it based on the current refcount. Called
 992          * during driver init and resume time, possibly after first calling
 993          * the enable/disable handlers.
 994          */
 995         void (*sync_hw)(struct drm_i915_private *dev_priv,
 996                         struct i915_power_well *power_well);
 997         /*
 998          * Enable the well and resources that depend on it (for example
 999          * interrupts located on the well). Called after the 0->1 refcount
1000          * transition.
1001          */
1002         void (*enable)(struct drm_i915_private *dev_priv,
1003                        struct i915_power_well *power_well);
1004         /*
1005          * Disable the well and resources that depend on it. Called after
1006          * the 1->0 refcount transition.
1007          */
1008         void (*disable)(struct drm_i915_private *dev_priv,
1009                         struct i915_power_well *power_well);
1010         /* Returns the hw enabled state. */
1011         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1012                            struct i915_power_well *power_well);
1013 };
1014
1015 /* Power well structure for haswell */
1016 struct i915_power_well {
1017         const char *name;
1018         bool always_on;
1019         /* power well enable/disable usage count */
1020         int count;
1021         /* cached hw enabled state */
1022         bool hw_enabled;
1023         unsigned long domains;
1024         unsigned long data;
1025         const struct i915_power_well_ops *ops;
1026 };
1027
1028 struct i915_power_domains {
1029         /*
1030          * Power wells needed for initialization at driver init and suspend
1031          * time are on. They are kept on until after the first modeset.
1032          */
1033         bool init_power_on;
1034         bool initializing;
1035         int power_well_count;
1036
1037         struct mutex lock;
1038         int domain_use_count[POWER_DOMAIN_NUM];
1039         struct i915_power_well *power_wells;
1040 };
1041
1042 struct i915_dri1_state {
1043         unsigned allow_batchbuffer : 1;
1044         u32 __iomem *gfx_hws_cpu_addr;
1045
1046         unsigned int cpp;
1047         int back_offset;
1048         int front_offset;
1049         int current_page;
1050         int page_flipping;
1051
1052         uint32_t counter;
1053 };
1054
1055 struct i915_ums_state {
1056         /**
1057          * Flag if the X Server, and thus DRM, is not currently in
1058          * control of the device.
1059          *
1060          * This is set between LeaveVT and EnterVT.  It needs to be
1061          * replaced with a semaphore.  It also needs to be
1062          * transitioned away from for kernel modesetting.
1063          */
1064         int mm_suspended;
1065 };
1066
1067 #define MAX_L3_SLICES 2
1068 struct intel_l3_parity {
1069         u32 *remap_info[MAX_L3_SLICES];
1070         struct work_struct error_work;
1071         int which_slice;
1072 };
1073
1074 struct i915_gem_mm {
1075         /** Memory allocator for GTT stolen memory */
1076         struct drm_mm stolen;
1077         /** List of all objects in gtt_space. Used to restore gtt
1078          * mappings on resume */
1079         struct list_head bound_list;
1080         /**
1081          * List of objects which are not bound to the GTT (thus
1082          * are idle and not used by the GPU) but still have
1083          * (presumably uncached) pages still attached.
1084          */
1085         struct list_head unbound_list;
1086
1087         /** Usable portion of the GTT for GEM */
1088         unsigned long stolen_base; /* limited to low memory (32-bit) */
1089
1090         /** PPGTT used for aliasing the PPGTT with the GTT */
1091         struct i915_hw_ppgtt *aliasing_ppgtt;
1092
1093         struct notifier_block oom_notifier;
1094         struct shrinker shrinker;
1095         bool shrinker_no_lock_stealing;
1096
1097         /** LRU list of objects with fence regs on them. */
1098         struct list_head fence_list;
1099
1100         /**
1101          * We leave the user IRQ off as much as possible,
1102          * but this means that requests will finish and never
1103          * be retired once the system goes idle. Set a timer to
1104          * fire periodically while the ring is running. When it
1105          * fires, go retire requests.
1106          */
1107         struct delayed_work retire_work;
1108
1109         /**
1110          * When we detect an idle GPU, we want to turn on
1111          * powersaving features. So once we see that there
1112          * are no more requests outstanding and no more
1113          * arrive within a small period of time, we fire
1114          * off the idle_work.
1115          */
1116         struct delayed_work idle_work;
1117
1118         /**
1119          * Are we in a non-interruptible section of code like
1120          * modesetting?
1121          */
1122         bool interruptible;
1123
1124         /**
1125          * Is the GPU currently considered idle, or busy executing userspace
1126          * requests?  Whilst idle, we attempt to power down the hardware and
1127          * display clocks. In order to reduce the effect on performance, there
1128          * is a slight delay before we do so.
1129          */
1130         bool busy;
1131
1132         /* the indicator for dispatch video commands on two BSD rings */
1133         int bsd_ring_dispatch_index;
1134
1135         /** Bit 6 swizzling required for X tiling */
1136         uint32_t bit_6_swizzle_x;
1137         /** Bit 6 swizzling required for Y tiling */
1138         uint32_t bit_6_swizzle_y;
1139
1140         /* accounting, useful for userland debugging */
1141         spinlock_t object_stat_lock;
1142         size_t object_memory;
1143         u32 object_count;
1144 };
1145
1146 struct drm_i915_error_state_buf {
1147         unsigned bytes;
1148         unsigned size;
1149         int err;
1150         u8 *buf;
1151         loff_t start;
1152         loff_t pos;
1153 };
1154
1155 struct i915_error_state_file_priv {
1156         struct drm_device *dev;
1157         struct drm_i915_error_state *error;
1158 };
1159
1160 struct i915_gpu_error {
1161         /* For hangcheck timer */
1162 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1163 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1164         /* Hang gpu twice in this window and your context gets banned */
1165 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1166
1167         struct timer_list hangcheck_timer;
1168
1169         /* For reset and error_state handling. */
1170         spinlock_t lock;
1171         /* Protected by the above dev->gpu_error.lock. */
1172         struct drm_i915_error_state *first_error;
1173         struct work_struct work;
1174
1175
1176         unsigned long missed_irq_rings;
1177
1178         /**
1179          * State variable controlling the reset flow and count
1180          *
1181          * This is a counter which gets incremented when reset is triggered,
1182          * and again when reset has been handled. So odd values (lowest bit set)
1183          * means that reset is in progress and even values that
1184          * (reset_counter >> 1):th reset was successfully completed.
1185          *
1186          * If reset is not completed succesfully, the I915_WEDGE bit is
1187          * set meaning that hardware is terminally sour and there is no
1188          * recovery. All waiters on the reset_queue will be woken when
1189          * that happens.
1190          *
1191          * This counter is used by the wait_seqno code to notice that reset
1192          * event happened and it needs to restart the entire ioctl (since most
1193          * likely the seqno it waited for won't ever signal anytime soon).
1194          *
1195          * This is important for lock-free wait paths, where no contended lock
1196          * naturally enforces the correct ordering between the bail-out of the
1197          * waiter and the gpu reset work code.
1198          */
1199         atomic_t reset_counter;
1200
1201 #define I915_RESET_IN_PROGRESS_FLAG     1
1202 #define I915_WEDGED                     (1 << 31)
1203
1204         /**
1205          * Waitqueue to signal when the reset has completed. Used by clients
1206          * that wait for dev_priv->mm.wedged to settle.
1207          */
1208         wait_queue_head_t reset_queue;
1209
1210         /* Userspace knobs for gpu hang simulation;
1211          * combines both a ring mask, and extra flags
1212          */
1213         u32 stop_rings;
1214 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1215 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1216
1217         /* For missed irq/seqno simulation. */
1218         unsigned int test_irq_rings;
1219 };
1220
1221 enum modeset_restore {
1222         MODESET_ON_LID_OPEN,
1223         MODESET_DONE,
1224         MODESET_SUSPENDED,
1225 };
1226
1227 struct ddi_vbt_port_info {
1228         uint8_t hdmi_level_shift;
1229
1230         uint8_t supports_dvi:1;
1231         uint8_t supports_hdmi:1;
1232         uint8_t supports_dp:1;
1233 };
1234
1235 enum drrs_support_type {
1236         DRRS_NOT_SUPPORTED = 0,
1237         STATIC_DRRS_SUPPORT = 1,
1238         SEAMLESS_DRRS_SUPPORT = 2
1239 };
1240
1241 struct intel_vbt_data {
1242         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1243         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1244
1245         /* Feature bits */
1246         unsigned int int_tv_support:1;
1247         unsigned int lvds_dither:1;
1248         unsigned int lvds_vbt:1;
1249         unsigned int int_crt_support:1;
1250         unsigned int lvds_use_ssc:1;
1251         unsigned int display_clock_mode:1;
1252         unsigned int fdi_rx_polarity_inverted:1;
1253         unsigned int has_mipi:1;
1254         int lvds_ssc_freq;
1255         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1256
1257         enum drrs_support_type drrs_type;
1258
1259         /* eDP */
1260         int edp_rate;
1261         int edp_lanes;
1262         int edp_preemphasis;
1263         int edp_vswing;
1264         bool edp_initialized;
1265         bool edp_support;
1266         int edp_bpp;
1267         struct edp_power_seq edp_pps;
1268
1269         struct {
1270                 u16 pwm_freq_hz;
1271                 bool present;
1272                 bool active_low_pwm;
1273         } backlight;
1274
1275         /* MIPI DSI */
1276         struct {
1277                 u16 port;
1278                 u16 panel_id;
1279                 struct mipi_config *config;
1280                 struct mipi_pps_data *pps;
1281                 u8 seq_version;
1282                 u32 size;
1283                 u8 *data;
1284                 u8 *sequence[MIPI_SEQ_MAX];
1285         } dsi;
1286
1287         int crt_ddc_pin;
1288
1289         int child_dev_num;
1290         union child_device_config *child_dev;
1291
1292         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1293 };
1294
1295 enum intel_ddb_partitioning {
1296         INTEL_DDB_PART_1_2,
1297         INTEL_DDB_PART_5_6, /* IVB+ */
1298 };
1299
1300 struct intel_wm_level {
1301         bool enable;
1302         uint32_t pri_val;
1303         uint32_t spr_val;
1304         uint32_t cur_val;
1305         uint32_t fbc_val;
1306 };
1307
1308 struct ilk_wm_values {
1309         uint32_t wm_pipe[3];
1310         uint32_t wm_lp[3];
1311         uint32_t wm_lp_spr[3];
1312         uint32_t wm_linetime[3];
1313         bool enable_fbc_wm;
1314         enum intel_ddb_partitioning partitioning;
1315 };
1316
1317 /*
1318  * This struct helps tracking the state needed for runtime PM, which puts the
1319  * device in PCI D3 state. Notice that when this happens, nothing on the
1320  * graphics device works, even register access, so we don't get interrupts nor
1321  * anything else.
1322  *
1323  * Every piece of our code that needs to actually touch the hardware needs to
1324  * either call intel_runtime_pm_get or call intel_display_power_get with the
1325  * appropriate power domain.
1326  *
1327  * Our driver uses the autosuspend delay feature, which means we'll only really
1328  * suspend if we stay with zero refcount for a certain amount of time. The
1329  * default value is currently very conservative (see intel_init_runtime_pm), but
1330  * it can be changed with the standard runtime PM files from sysfs.
1331  *
1332  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1333  * goes back to false exactly before we reenable the IRQs. We use this variable
1334  * to check if someone is trying to enable/disable IRQs while they're supposed
1335  * to be disabled. This shouldn't happen and we'll print some error messages in
1336  * case it happens.
1337  *
1338  * For more, read the Documentation/power/runtime_pm.txt.
1339  */
1340 struct i915_runtime_pm {
1341         bool suspended;
1342         bool _irqs_disabled;
1343 };
1344
1345 enum intel_pipe_crc_source {
1346         INTEL_PIPE_CRC_SOURCE_NONE,
1347         INTEL_PIPE_CRC_SOURCE_PLANE1,
1348         INTEL_PIPE_CRC_SOURCE_PLANE2,
1349         INTEL_PIPE_CRC_SOURCE_PF,
1350         INTEL_PIPE_CRC_SOURCE_PIPE,
1351         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1352         INTEL_PIPE_CRC_SOURCE_TV,
1353         INTEL_PIPE_CRC_SOURCE_DP_B,
1354         INTEL_PIPE_CRC_SOURCE_DP_C,
1355         INTEL_PIPE_CRC_SOURCE_DP_D,
1356         INTEL_PIPE_CRC_SOURCE_AUTO,
1357         INTEL_PIPE_CRC_SOURCE_MAX,
1358 };
1359
1360 struct intel_pipe_crc_entry {
1361         uint32_t frame;
1362         uint32_t crc[5];
1363 };
1364
1365 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1366 struct intel_pipe_crc {
1367         spinlock_t lock;
1368         bool opened;            /* exclusive access to the result file */
1369         struct intel_pipe_crc_entry *entries;
1370         enum intel_pipe_crc_source source;
1371         int head, tail;
1372         wait_queue_head_t wq;
1373 };
1374
1375 struct i915_frontbuffer_tracking {
1376         struct mutex lock;
1377
1378         /*
1379          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1380          * scheduled flips.
1381          */
1382         unsigned busy_bits;
1383         unsigned flip_bits;
1384 };
1385
1386 struct drm_i915_private {
1387         struct drm_device *dev;
1388         struct kmem_cache *slab;
1389
1390         const struct intel_device_info info;
1391
1392         int relative_constants_mode;
1393
1394         void __iomem *regs;
1395
1396         struct intel_uncore uncore;
1397
1398         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1399
1400
1401         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1402          * controller on different i2c buses. */
1403         struct mutex gmbus_mutex;
1404
1405         /**
1406          * Base address of the gmbus and gpio block.
1407          */
1408         uint32_t gpio_mmio_base;
1409
1410         /* MMIO base address for MIPI regs */
1411         uint32_t mipi_mmio_base;
1412
1413         wait_queue_head_t gmbus_wait_queue;
1414
1415         struct pci_dev *bridge_dev;
1416         struct intel_engine_cs ring[I915_NUM_RINGS];
1417         struct drm_i915_gem_object *semaphore_obj;
1418         uint32_t last_seqno, next_seqno;
1419
1420         drm_dma_handle_t *status_page_dmah;
1421         struct resource mch_res;
1422
1423         /* protects the irq masks */
1424         spinlock_t irq_lock;
1425
1426         /* protects the mmio flip data */
1427         spinlock_t mmio_flip_lock;
1428
1429         bool display_irqs_enabled;
1430
1431         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1432         struct pm_qos_request pm_qos;
1433
1434         /* DPIO indirect register protection */
1435         struct mutex dpio_lock;
1436
1437         /** Cached value of IMR to avoid reads in updating the bitfield */
1438         union {
1439                 u32 irq_mask;
1440                 u32 de_irq_mask[I915_MAX_PIPES];
1441         };
1442         u32 gt_irq_mask;
1443         u32 pm_irq_mask;
1444         u32 pm_rps_events;
1445         u32 pipestat_irq_mask[I915_MAX_PIPES];
1446
1447         struct work_struct hotplug_work;
1448         bool enable_hotplug_processing;
1449         struct {
1450                 unsigned long hpd_last_jiffies;
1451                 int hpd_cnt;
1452                 enum {
1453                         HPD_ENABLED = 0,
1454                         HPD_DISABLED = 1,
1455                         HPD_MARK_DISABLED = 2
1456                 } hpd_mark;
1457         } hpd_stats[HPD_NUM_PINS];
1458         u32 hpd_event_bits;
1459         struct timer_list hotplug_reenable_timer;
1460
1461         struct i915_fbc fbc;
1462         struct i915_drrs drrs;
1463         struct intel_opregion opregion;
1464         struct intel_vbt_data vbt;
1465
1466         /* overlay */
1467         struct intel_overlay *overlay;
1468
1469         /* backlight registers and fields in struct intel_panel */
1470         spinlock_t backlight_lock;
1471
1472         /* LVDS info */
1473         bool no_aux_handshake;
1474
1475         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1476         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1477         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1478
1479         unsigned int fsb_freq, mem_freq, is_ddr3;
1480         unsigned int vlv_cdclk_freq;
1481
1482         /**
1483          * wq - Driver workqueue for GEM.
1484          *
1485          * NOTE: Work items scheduled here are not allowed to grab any modeset
1486          * locks, for otherwise the flushing done in the pageflip code will
1487          * result in deadlocks.
1488          */
1489         struct workqueue_struct *wq;
1490
1491         /* Display functions */
1492         struct drm_i915_display_funcs display;
1493
1494         /* PCH chipset type */
1495         enum intel_pch pch_type;
1496         unsigned short pch_id;
1497
1498         unsigned long quirks;
1499
1500         enum modeset_restore modeset_restore;
1501         struct mutex modeset_restore_lock;
1502
1503         struct list_head vm_list; /* Global list of all address spaces */
1504         struct i915_gtt gtt; /* VM representing the global address space */
1505
1506         struct i915_gem_mm mm;
1507 #if defined(CONFIG_MMU_NOTIFIER)
1508         DECLARE_HASHTABLE(mmu_notifiers, 7);
1509 #endif
1510
1511         /* Kernel Modesetting */
1512
1513         struct sdvo_device_mapping sdvo_mappings[2];
1514
1515         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1516         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1517         wait_queue_head_t pending_flip_queue;
1518
1519 #ifdef CONFIG_DEBUG_FS
1520         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1521 #endif
1522
1523         int num_shared_dpll;
1524         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1525         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1526
1527         /* Reclocking support */
1528         bool render_reclock_avail;
1529         bool lvds_downclock_avail;
1530         /* indicates the reduced downclock for LVDS*/
1531         int lvds_downclock;
1532
1533         struct i915_frontbuffer_tracking fb_tracking;
1534
1535         u16 orig_clock;
1536
1537         bool mchbar_need_disable;
1538
1539         struct intel_l3_parity l3_parity;
1540
1541         /* Cannot be determined by PCIID. You must always read a register. */
1542         size_t ellc_size;
1543
1544         /* gen6+ rps state */
1545         struct intel_gen6_power_mgmt rps;
1546
1547         /* ilk-only ips/rps state. Everything in here is protected by the global
1548          * mchdev_lock in intel_pm.c */
1549         struct intel_ilk_power_mgmt ips;
1550
1551         struct i915_power_domains power_domains;
1552
1553         struct i915_psr psr;
1554
1555         struct i915_gpu_error gpu_error;
1556
1557         struct drm_i915_gem_object *vlv_pctx;
1558
1559 #ifdef CONFIG_DRM_I915_FBDEV
1560         /* list of fbdev register on this device */
1561         struct intel_fbdev *fbdev;
1562 #endif
1563
1564         /*
1565          * The console may be contended at resume, but we don't
1566          * want it to block on it.
1567          */
1568         struct work_struct console_resume_work;
1569
1570         struct drm_property *broadcast_rgb_property;
1571         struct drm_property *force_audio_property;
1572
1573         uint32_t hw_context_size;
1574         struct list_head context_list;
1575
1576         u32 fdi_rx_config;
1577
1578         u32 suspend_count;
1579         struct i915_suspend_saved_registers regfile;
1580         struct vlv_s0ix_state vlv_s0ix_state;
1581
1582         struct {
1583                 /*
1584                  * Raw watermark latency values:
1585                  * in 0.1us units for WM0,
1586                  * in 0.5us units for WM1+.
1587                  */
1588                 /* primary */
1589                 uint16_t pri_latency[5];
1590                 /* sprite */
1591                 uint16_t spr_latency[5];
1592                 /* cursor */
1593                 uint16_t cur_latency[5];
1594
1595                 /* current hardware state */
1596                 struct ilk_wm_values hw;
1597         } wm;
1598
1599         struct i915_runtime_pm pm;
1600
1601         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1602         u32 long_hpd_port_mask;
1603         u32 short_hpd_port_mask;
1604         struct work_struct dig_port_work;
1605
1606         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1607          * here! */
1608         struct i915_dri1_state dri1;
1609         /* Old ums support infrastructure, same warning applies. */
1610         struct i915_ums_state ums;
1611
1612         /*
1613          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1614          * will be rejected. Instead look for a better place.
1615          */
1616 };
1617
1618 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1619 {
1620         return dev->dev_private;
1621 }
1622
1623 /* Iterate over initialised rings */
1624 #define for_each_ring(ring__, dev_priv__, i__) \
1625         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1626                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1627
1628 enum hdmi_force_audio {
1629         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1630         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1631         HDMI_AUDIO_AUTO,                /* trust EDID */
1632         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1633 };
1634
1635 #define I915_GTT_OFFSET_NONE ((u32)-1)
1636
1637 struct drm_i915_gem_object_ops {
1638         /* Interface between the GEM object and its backing storage.
1639          * get_pages() is called once prior to the use of the associated set
1640          * of pages before to binding them into the GTT, and put_pages() is
1641          * called after we no longer need them. As we expect there to be
1642          * associated cost with migrating pages between the backing storage
1643          * and making them available for the GPU (e.g. clflush), we may hold
1644          * onto the pages after they are no longer referenced by the GPU
1645          * in case they may be used again shortly (for example migrating the
1646          * pages to a different memory domain within the GTT). put_pages()
1647          * will therefore most likely be called when the object itself is
1648          * being released or under memory pressure (where we attempt to
1649          * reap pages for the shrinker).
1650          */
1651         int (*get_pages)(struct drm_i915_gem_object *);
1652         void (*put_pages)(struct drm_i915_gem_object *);
1653         int (*dmabuf_export)(struct drm_i915_gem_object *);
1654         void (*release)(struct drm_i915_gem_object *);
1655 };
1656
1657 /*
1658  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1659  * considered to be the frontbuffer for the given plane interface-vise. This
1660  * doesn't mean that the hw necessarily already scans it out, but that any
1661  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1662  *
1663  * We have one bit per pipe and per scanout plane type.
1664  */
1665 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1666 #define INTEL_FRONTBUFFER_BITS \
1667         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1668 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1669         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1670 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1671         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1672 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1673         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1674 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1675         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1676 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1677         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1678
1679 struct drm_i915_gem_object {
1680         struct drm_gem_object base;
1681
1682         const struct drm_i915_gem_object_ops *ops;
1683
1684         /** List of VMAs backed by this object */
1685         struct list_head vma_list;
1686
1687         /** Stolen memory for this object, instead of being backed by shmem. */
1688         struct drm_mm_node *stolen;
1689         struct list_head global_list;
1690
1691         struct list_head ring_list;
1692         /** Used in execbuf to temporarily hold a ref */
1693         struct list_head obj_exec_link;
1694
1695         /**
1696          * This is set if the object is on the active lists (has pending
1697          * rendering and so a non-zero seqno), and is not set if it i s on
1698          * inactive (ready to be unbound) list.
1699          */
1700         unsigned int active:1;
1701
1702         /**
1703          * This is set if the object has been written to since last bound
1704          * to the GTT
1705          */
1706         unsigned int dirty:1;
1707
1708         /**
1709          * Fence register bits (if any) for this object.  Will be set
1710          * as needed when mapped into the GTT.
1711          * Protected by dev->struct_mutex.
1712          */
1713         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1714
1715         /**
1716          * Advice: are the backing pages purgeable?
1717          */
1718         unsigned int madv:2;
1719
1720         /**
1721          * Current tiling mode for the object.
1722          */
1723         unsigned int tiling_mode:2;
1724         /**
1725          * Whether the tiling parameters for the currently associated fence
1726          * register have changed. Note that for the purposes of tracking
1727          * tiling changes we also treat the unfenced register, the register
1728          * slot that the object occupies whilst it executes a fenced
1729          * command (such as BLT on gen2/3), as a "fence".
1730          */
1731         unsigned int fence_dirty:1;
1732
1733         /**
1734          * Is the object at the current location in the gtt mappable and
1735          * fenceable? Used to avoid costly recalculations.
1736          */
1737         unsigned int map_and_fenceable:1;
1738
1739         /**
1740          * Whether the current gtt mapping needs to be mappable (and isn't just
1741          * mappable by accident). Track pin and fault separate for a more
1742          * accurate mappable working set.
1743          */
1744         unsigned int fault_mappable:1;
1745         unsigned int pin_mappable:1;
1746         unsigned int pin_display:1;
1747
1748         /*
1749          * Is the object to be mapped as read-only to the GPU
1750          * Only honoured if hardware has relevant pte bit
1751          */
1752         unsigned long gt_ro:1;
1753
1754         /*
1755          * Is the GPU currently using a fence to access this buffer,
1756          */
1757         unsigned int pending_fenced_gpu_access:1;
1758         unsigned int fenced_gpu_access:1;
1759
1760         unsigned int cache_level:3;
1761
1762         unsigned int has_aliasing_ppgtt_mapping:1;
1763         unsigned int has_global_gtt_mapping:1;
1764         unsigned int has_dma_mapping:1;
1765
1766         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1767
1768         struct sg_table *pages;
1769         int pages_pin_count;
1770
1771         /* prime dma-buf support */
1772         void *dma_buf_vmapping;
1773         int vmapping_count;
1774
1775         struct intel_engine_cs *ring;
1776
1777         /** Breadcrumb of last rendering to the buffer. */
1778         uint32_t last_read_seqno;
1779         uint32_t last_write_seqno;
1780         /** Breadcrumb of last fenced GPU access to the buffer. */
1781         uint32_t last_fenced_seqno;
1782
1783         /** Current tiling stride for the object, if it's tiled. */
1784         uint32_t stride;
1785
1786         /** References from framebuffers, locks out tiling changes. */
1787         unsigned long framebuffer_references;
1788
1789         /** Record of address bit 17 of each page at last unbind. */
1790         unsigned long *bit_17;
1791
1792         /** User space pin count and filp owning the pin */
1793         unsigned long user_pin_count;
1794         struct drm_file *pin_filp;
1795
1796         /** for phy allocated objects */
1797         drm_dma_handle_t *phys_handle;
1798
1799         union {
1800                 struct i915_gem_userptr {
1801                         uintptr_t ptr;
1802                         unsigned read_only :1;
1803                         unsigned workers :4;
1804 #define I915_GEM_USERPTR_MAX_WORKERS 15
1805
1806                         struct mm_struct *mm;
1807                         struct i915_mmu_object *mn;
1808                         struct work_struct *work;
1809                 } userptr;
1810         };
1811 };
1812 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1813
1814 void i915_gem_track_fb(struct drm_i915_gem_object *old,
1815                        struct drm_i915_gem_object *new,
1816                        unsigned frontbuffer_bits);
1817
1818 /**
1819  * Request queue structure.
1820  *
1821  * The request queue allows us to note sequence numbers that have been emitted
1822  * and may be associated with active buffers to be retired.
1823  *
1824  * By keeping this list, we can avoid having to do questionable
1825  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1826  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1827  */
1828 struct drm_i915_gem_request {
1829         /** On Which ring this request was generated */
1830         struct intel_engine_cs *ring;
1831
1832         /** GEM sequence number associated with this request. */
1833         uint32_t seqno;
1834
1835         /** Position in the ringbuffer of the start of the request */
1836         u32 head;
1837
1838         /** Position in the ringbuffer of the end of the request */
1839         u32 tail;
1840
1841         /** Context related to this request */
1842         struct intel_context *ctx;
1843
1844         /** Batch buffer related to this request if any */
1845         struct drm_i915_gem_object *batch_obj;
1846
1847         /** Time at which this request was emitted, in jiffies. */
1848         unsigned long emitted_jiffies;
1849
1850         /** global list entry for this request */
1851         struct list_head list;
1852
1853         struct drm_i915_file_private *file_priv;
1854         /** file_priv list entry for this request */
1855         struct list_head client_list;
1856 };
1857
1858 struct drm_i915_file_private {
1859         struct drm_i915_private *dev_priv;
1860         struct drm_file *file;
1861
1862         struct {
1863                 spinlock_t lock;
1864                 struct list_head request_list;
1865                 struct delayed_work idle_work;
1866         } mm;
1867         struct idr context_idr;
1868
1869         atomic_t rps_wait_boost;
1870         struct  intel_engine_cs *bsd_ring;
1871 };
1872
1873 /*
1874  * A command that requires special handling by the command parser.
1875  */
1876 struct drm_i915_cmd_descriptor {
1877         /*
1878          * Flags describing how the command parser processes the command.
1879          *
1880          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1881          *                 a length mask if not set
1882          * CMD_DESC_SKIP: The command is allowed but does not follow the
1883          *                standard length encoding for the opcode range in
1884          *                which it falls
1885          * CMD_DESC_REJECT: The command is never allowed
1886          * CMD_DESC_REGISTER: The command should be checked against the
1887          *                    register whitelist for the appropriate ring
1888          * CMD_DESC_MASTER: The command is allowed if the submitting process
1889          *                  is the DRM master
1890          */
1891         u32 flags;
1892 #define CMD_DESC_FIXED    (1<<0)
1893 #define CMD_DESC_SKIP     (1<<1)
1894 #define CMD_DESC_REJECT   (1<<2)
1895 #define CMD_DESC_REGISTER (1<<3)
1896 #define CMD_DESC_BITMASK  (1<<4)
1897 #define CMD_DESC_MASTER   (1<<5)
1898
1899         /*
1900          * The command's unique identification bits and the bitmask to get them.
1901          * This isn't strictly the opcode field as defined in the spec and may
1902          * also include type, subtype, and/or subop fields.
1903          */
1904         struct {
1905                 u32 value;
1906                 u32 mask;
1907         } cmd;
1908
1909         /*
1910          * The command's length. The command is either fixed length (i.e. does
1911          * not include a length field) or has a length field mask. The flag
1912          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
1913          * a length mask. All command entries in a command table must include
1914          * length information.
1915          */
1916         union {
1917                 u32 fixed;
1918                 u32 mask;
1919         } length;
1920
1921         /*
1922          * Describes where to find a register address in the command to check
1923          * against the ring's register whitelist. Only valid if flags has the
1924          * CMD_DESC_REGISTER bit set.
1925          */
1926         struct {
1927                 u32 offset;
1928                 u32 mask;
1929         } reg;
1930
1931 #define MAX_CMD_DESC_BITMASKS 3
1932         /*
1933          * Describes command checks where a particular dword is masked and
1934          * compared against an expected value. If the command does not match
1935          * the expected value, the parser rejects it. Only valid if flags has
1936          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
1937          * are valid.
1938          *
1939          * If the check specifies a non-zero condition_mask then the parser
1940          * only performs the check when the bits specified by condition_mask
1941          * are non-zero.
1942          */
1943         struct {
1944                 u32 offset;
1945                 u32 mask;
1946                 u32 expected;
1947                 u32 condition_offset;
1948                 u32 condition_mask;
1949         } bits[MAX_CMD_DESC_BITMASKS];
1950 };
1951
1952 /*
1953  * A table of commands requiring special handling by the command parser.
1954  *
1955  * Each ring has an array of tables. Each table consists of an array of command
1956  * descriptors, which must be sorted with command opcodes in ascending order.
1957  */
1958 struct drm_i915_cmd_table {
1959         const struct drm_i915_cmd_descriptor *table;
1960         int count;
1961 };
1962
1963 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1964
1965 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1966 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1967 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1968 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1969 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1970 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1971 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1972 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1973 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1974 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1975 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1976 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1977 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1978 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1979 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1980 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1981 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1982 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1983 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1984                                  (dev)->pdev->device == 0x0152 || \
1985                                  (dev)->pdev->device == 0x015a)
1986 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1987                                  (dev)->pdev->device == 0x0106 || \
1988                                  (dev)->pdev->device == 0x010A)
1989 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1990 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1991 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1992 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1993 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1994 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1995                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1996 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1997                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1998                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1999                                  ((dev)->pdev->device & 0xf) == 0xe))
2000 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2001                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
2002 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
2003 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2004                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
2005 /* ULX machines are also considered ULT. */
2006 #define IS_HSW_ULX(dev)         ((dev)->pdev->device == 0x0A0E || \
2007                                  (dev)->pdev->device == 0x0A1E)
2008 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2009
2010 /*
2011  * The genX designation typically refers to the render engine, so render
2012  * capability related checks should use IS_GEN, while display and other checks
2013  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2014  * chips, etc.).
2015  */
2016 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2017 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2018 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2019 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2020 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2021 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2022 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2023
2024 #define RENDER_RING             (1<<RCS)
2025 #define BSD_RING                (1<<VCS)
2026 #define BLT_RING                (1<<BCS)
2027 #define VEBOX_RING              (1<<VECS)
2028 #define BSD2_RING               (1<<VCS2)
2029 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2030 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2031 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2032 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2033 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2034 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2035                                  to_i915(dev)->ellc_size)
2036 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2037
2038 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2039 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6)
2040 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_GEN8(dev))
2041 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
2042 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
2043
2044 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2045 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2046
2047 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2048 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2049 /*
2050  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2051  * even when in MSI mode. This results in spurious interrupt warnings if the
2052  * legacy irq no. is shared with another device. The kernel then disables that
2053  * interrupt source and so prevents the other device from working properly.
2054  */
2055 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2056 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2057
2058 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2059  * rows, which changed the alignment requirements and fence programming.
2060  */
2061 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2062                                                       IS_I915GM(dev)))
2063 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2064 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2065 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2066 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2067 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2068
2069 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2070 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2071 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2072
2073 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
2074
2075 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2076 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2077 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
2078 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2079                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2080
2081 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2082 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2083 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2084 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2085 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2086 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2087
2088 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
2089 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2090 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2091 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2092 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2093 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2094
2095 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2096
2097 /* DPF == dynamic parity feature */
2098 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2099 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2100
2101 #define GT_FREQUENCY_MULTIPLIER 50
2102
2103 #include "i915_trace.h"
2104
2105 extern const struct drm_ioctl_desc i915_ioctls[];
2106 extern int i915_max_ioctl;
2107
2108 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
2109 extern int i915_resume(struct drm_device *dev);
2110 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2111 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2112
2113 /* i915_params.c */
2114 struct i915_params {
2115         int modeset;
2116         int panel_ignore_lid;
2117         unsigned int powersave;
2118         int semaphores;
2119         unsigned int lvds_downclock;
2120         int lvds_channel_mode;
2121         int panel_use_ssc;
2122         int vbt_sdvo_panel_type;
2123         int enable_rc6;
2124         int enable_fbc;
2125         int enable_ppgtt;
2126         int enable_psr;
2127         unsigned int preliminary_hw_support;
2128         int disable_power_well;
2129         int enable_ips;
2130         int invert_brightness;
2131         int enable_cmd_parser;
2132         /* leave bools at the end to not create holes */
2133         bool enable_hangcheck;
2134         bool fastboot;
2135         bool prefault_disable;
2136         bool reset;
2137         bool disable_display;
2138         bool disable_vtd_wa;
2139         int use_mmio_flip;
2140         bool mmio_debug;
2141 };
2142 extern struct i915_params i915 __read_mostly;
2143
2144                                 /* i915_dma.c */
2145 void i915_update_dri1_breadcrumb(struct drm_device *dev);
2146 extern void i915_kernel_lost_context(struct drm_device * dev);
2147 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2148 extern int i915_driver_unload(struct drm_device *);
2149 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2150 extern void i915_driver_lastclose(struct drm_device * dev);
2151 extern void i915_driver_preclose(struct drm_device *dev,
2152                                  struct drm_file *file);
2153 extern void i915_driver_postclose(struct drm_device *dev,
2154                                   struct drm_file *file);
2155 extern int i915_driver_device_is_agp(struct drm_device * dev);
2156 #ifdef CONFIG_COMPAT
2157 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2158                               unsigned long arg);
2159 #endif
2160 extern int i915_emit_box(struct drm_device *dev,
2161                          struct drm_clip_rect *box,
2162                          int DR1, int DR4);
2163 extern int intel_gpu_reset(struct drm_device *dev);
2164 extern int i915_reset(struct drm_device *dev);
2165 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2166 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2167 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2168 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2169 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2170
2171 extern void intel_console_resume(struct work_struct *work);
2172
2173 /* i915_irq.c */
2174 void i915_queue_hangcheck(struct drm_device *dev);
2175 __printf(3, 4)
2176 void i915_handle_error(struct drm_device *dev, bool wedged,
2177                        const char *fmt, ...);
2178
2179 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2180                                                         int new_delay);
2181 extern void intel_irq_init(struct drm_device *dev);
2182 extern void intel_hpd_init(struct drm_device *dev);
2183
2184 extern void intel_uncore_sanitize(struct drm_device *dev);
2185 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2186                                         bool restore_forcewake);
2187 extern void intel_uncore_init(struct drm_device *dev);
2188 extern void intel_uncore_check_errors(struct drm_device *dev);
2189 extern void intel_uncore_fini(struct drm_device *dev);
2190 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2191
2192 void
2193 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2194                      u32 status_mask);
2195
2196 void
2197 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2198                       u32 status_mask);
2199
2200 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2201 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2202
2203 /* i915_gem.c */
2204 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2205                         struct drm_file *file_priv);
2206 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2207                           struct drm_file *file_priv);
2208 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2209                          struct drm_file *file_priv);
2210 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2211                           struct drm_file *file_priv);
2212 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2213                         struct drm_file *file_priv);
2214 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2215                         struct drm_file *file_priv);
2216 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2217                               struct drm_file *file_priv);
2218 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2219                              struct drm_file *file_priv);
2220 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2221                         struct drm_file *file_priv);
2222 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2223                          struct drm_file *file_priv);
2224 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2225                        struct drm_file *file_priv);
2226 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2227                          struct drm_file *file_priv);
2228 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2229                         struct drm_file *file_priv);
2230 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2231                                struct drm_file *file);
2232 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2233                                struct drm_file *file);
2234 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2235                             struct drm_file *file_priv);
2236 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2237                            struct drm_file *file_priv);
2238 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2239                            struct drm_file *file_priv);
2240 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2241                            struct drm_file *file_priv);
2242 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2243                         struct drm_file *file_priv);
2244 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2245                         struct drm_file *file_priv);
2246 int i915_gem_init_userptr(struct drm_device *dev);
2247 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2248                            struct drm_file *file);
2249 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2250                                 struct drm_file *file_priv);
2251 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2252                         struct drm_file *file_priv);
2253 void i915_gem_load(struct drm_device *dev);
2254 void *i915_gem_object_alloc(struct drm_device *dev);
2255 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2256 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2257                          const struct drm_i915_gem_object_ops *ops);
2258 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2259                                                   size_t size);
2260 void i915_init_vm(struct drm_i915_private *dev_priv,
2261                   struct i915_address_space *vm);
2262 void i915_gem_free_object(struct drm_gem_object *obj);
2263 void i915_gem_vma_destroy(struct i915_vma *vma);
2264
2265 #define PIN_MAPPABLE 0x1
2266 #define PIN_NONBLOCK 0x2
2267 #define PIN_GLOBAL 0x4
2268 #define PIN_OFFSET_BIAS 0x8
2269 #define PIN_OFFSET_MASK (~4095)
2270 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2271                                      struct i915_address_space *vm,
2272                                      uint32_t alignment,
2273                                      uint64_t flags);
2274 int __must_check i915_vma_unbind(struct i915_vma *vma);
2275 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2276 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2277 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2278 void i915_gem_lastclose(struct drm_device *dev);
2279
2280 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2281                                     int *needs_clflush);
2282
2283 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2284 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2285 {
2286         struct sg_page_iter sg_iter;
2287
2288         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2289                 return sg_page_iter_page(&sg_iter);
2290
2291         return NULL;
2292 }
2293 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2294 {
2295         BUG_ON(obj->pages == NULL);
2296         obj->pages_pin_count++;
2297 }
2298 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2299 {
2300         BUG_ON(obj->pages_pin_count == 0);
2301         obj->pages_pin_count--;
2302 }
2303
2304 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2305 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2306                          struct intel_engine_cs *to);
2307 void i915_vma_move_to_active(struct i915_vma *vma,
2308                              struct intel_engine_cs *ring);
2309 int i915_gem_dumb_create(struct drm_file *file_priv,
2310                          struct drm_device *dev,
2311                          struct drm_mode_create_dumb *args);
2312 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2313                       uint32_t handle, uint64_t *offset);
2314 /**
2315  * Returns true if seq1 is later than seq2.
2316  */
2317 static inline bool
2318 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2319 {
2320         return (int32_t)(seq1 - seq2) >= 0;
2321 }
2322
2323 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2324 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2325 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2326 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2327
2328 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2329 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2330
2331 struct drm_i915_gem_request *
2332 i915_gem_find_active_request(struct intel_engine_cs *ring);
2333
2334 bool i915_gem_retire_requests(struct drm_device *dev);
2335 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2336 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2337                                       bool interruptible);
2338 int __must_check i915_gem_check_olr(struct intel_engine_cs *ring, u32 seqno);
2339
2340 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2341 {
2342         return unlikely(atomic_read(&error->reset_counter)
2343                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2344 }
2345
2346 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2347 {
2348         return atomic_read(&error->reset_counter) & I915_WEDGED;
2349 }
2350
2351 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2352 {
2353         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2354 }
2355
2356 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2357 {
2358         return dev_priv->gpu_error.stop_rings == 0 ||
2359                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2360 }
2361
2362 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2363 {
2364         return dev_priv->gpu_error.stop_rings == 0 ||
2365                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2366 }
2367
2368 void i915_gem_reset(struct drm_device *dev);
2369 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2370 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2371 int __must_check i915_gem_init(struct drm_device *dev);
2372 int __must_check i915_gem_init_hw(struct drm_device *dev);
2373 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2374 void i915_gem_init_swizzling(struct drm_device *dev);
2375 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2376 int __must_check i915_gpu_idle(struct drm_device *dev);
2377 int __must_check i915_gem_suspend(struct drm_device *dev);
2378 int __i915_add_request(struct intel_engine_cs *ring,
2379                        struct drm_file *file,
2380                        struct drm_i915_gem_object *batch_obj,
2381                        u32 *seqno);
2382 #define i915_add_request(ring, seqno) \
2383         __i915_add_request(ring, NULL, NULL, seqno)
2384 int __must_check i915_wait_seqno(struct intel_engine_cs *ring,
2385                                  uint32_t seqno);
2386 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2387 int __must_check
2388 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2389                                   bool write);
2390 int __must_check
2391 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2392 int __must_check
2393 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2394                                      u32 alignment,
2395                                      struct intel_engine_cs *pipelined);
2396 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2397 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2398                                 int align);
2399 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2400 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2401
2402 uint32_t
2403 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2404 uint32_t
2405 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2406                             int tiling_mode, bool fenced);
2407
2408 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2409                                     enum i915_cache_level cache_level);
2410
2411 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2412                                 struct dma_buf *dma_buf);
2413
2414 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2415                                 struct drm_gem_object *gem_obj, int flags);
2416
2417 void i915_gem_restore_fences(struct drm_device *dev);
2418
2419 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2420                                   struct i915_address_space *vm);
2421 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2422 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2423                         struct i915_address_space *vm);
2424 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2425                                 struct i915_address_space *vm);
2426 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2427                                      struct i915_address_space *vm);
2428 struct i915_vma *
2429 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2430                                   struct i915_address_space *vm);
2431
2432 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2433 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2434         struct i915_vma *vma;
2435         list_for_each_entry(vma, &obj->vma_list, vma_link)
2436                 if (vma->pin_count > 0)
2437                         return true;
2438         return false;
2439 }
2440
2441 /* Some GGTT VM helpers */
2442 #define obj_to_ggtt(obj) \
2443         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2444 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2445 {
2446         struct i915_address_space *ggtt =
2447                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2448         return vm == ggtt;
2449 }
2450
2451 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2452 {
2453         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2454 }
2455
2456 static inline unsigned long
2457 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2458 {
2459         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2460 }
2461
2462 static inline unsigned long
2463 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2464 {
2465         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2466 }
2467
2468 static inline int __must_check
2469 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2470                       uint32_t alignment,
2471                       unsigned flags)
2472 {
2473         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2474 }
2475
2476 static inline int
2477 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2478 {
2479         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2480 }
2481
2482 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2483
2484 /* i915_gem_context.c */
2485 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2486 int __must_check i915_gem_context_init(struct drm_device *dev);
2487 void i915_gem_context_fini(struct drm_device *dev);
2488 void i915_gem_context_reset(struct drm_device *dev);
2489 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2490 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2491 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2492 int i915_switch_context(struct intel_engine_cs *ring,
2493                         struct intel_context *to);
2494 struct intel_context *
2495 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2496 void i915_gem_context_free(struct kref *ctx_ref);
2497 static inline void i915_gem_context_reference(struct intel_context *ctx)
2498 {
2499         kref_get(&ctx->ref);
2500 }
2501
2502 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2503 {
2504         kref_put(&ctx->ref, i915_gem_context_free);
2505 }
2506
2507 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2508 {
2509         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2510 }
2511
2512 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2513                                   struct drm_file *file);
2514 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2515                                    struct drm_file *file);
2516
2517 /* i915_gem_render_state.c */
2518 int i915_gem_render_state_init(struct intel_engine_cs *ring);
2519 /* i915_gem_evict.c */
2520 int __must_check i915_gem_evict_something(struct drm_device *dev,
2521                                           struct i915_address_space *vm,
2522                                           int min_size,
2523                                           unsigned alignment,
2524                                           unsigned cache_level,
2525                                           unsigned long start,
2526                                           unsigned long end,
2527                                           unsigned flags);
2528 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2529 int i915_gem_evict_everything(struct drm_device *dev);
2530
2531 /* belongs in i915_gem_gtt.h */
2532 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2533 {
2534         if (INTEL_INFO(dev)->gen < 6)
2535                 intel_gtt_chipset_flush();
2536 }
2537
2538 /* i915_gem_stolen.c */
2539 int i915_gem_init_stolen(struct drm_device *dev);
2540 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2541 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2542 void i915_gem_cleanup_stolen(struct drm_device *dev);
2543 struct drm_i915_gem_object *
2544 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2545 struct drm_i915_gem_object *
2546 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2547                                                u32 stolen_offset,
2548                                                u32 gtt_offset,
2549                                                u32 size);
2550
2551 /* i915_gem_tiling.c */
2552 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2553 {
2554         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2555
2556         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2557                 obj->tiling_mode != I915_TILING_NONE;
2558 }
2559
2560 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2561 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2562 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2563
2564 /* i915_gem_debug.c */
2565 #if WATCH_LISTS
2566 int i915_verify_lists(struct drm_device *dev);
2567 #else
2568 #define i915_verify_lists(dev) 0
2569 #endif
2570
2571 /* i915_debugfs.c */
2572 int i915_debugfs_init(struct drm_minor *minor);
2573 void i915_debugfs_cleanup(struct drm_minor *minor);
2574 #ifdef CONFIG_DEBUG_FS
2575 void intel_display_crc_init(struct drm_device *dev);
2576 #else
2577 static inline void intel_display_crc_init(struct drm_device *dev) {}
2578 #endif
2579
2580 /* i915_gpu_error.c */
2581 __printf(2, 3)
2582 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2583 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2584                             const struct i915_error_state_file_priv *error);
2585 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2586                               size_t count, loff_t pos);
2587 static inline void i915_error_state_buf_release(
2588         struct drm_i915_error_state_buf *eb)
2589 {
2590         kfree(eb->buf);
2591 }
2592 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2593                               const char *error_msg);
2594 void i915_error_state_get(struct drm_device *dev,
2595                           struct i915_error_state_file_priv *error_priv);
2596 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2597 void i915_destroy_error_state(struct drm_device *dev);
2598
2599 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2600 const char *i915_cache_level_str(int type);
2601
2602 /* i915_cmd_parser.c */
2603 int i915_cmd_parser_get_version(void);
2604 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2605 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2606 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2607 int i915_parse_cmds(struct intel_engine_cs *ring,
2608                     struct drm_i915_gem_object *batch_obj,
2609                     u32 batch_start_offset,
2610                     bool is_master);
2611
2612 /* i915_suspend.c */
2613 extern int i915_save_state(struct drm_device *dev);
2614 extern int i915_restore_state(struct drm_device *dev);
2615
2616 /* i915_ums.c */
2617 void i915_save_display_reg(struct drm_device *dev);
2618 void i915_restore_display_reg(struct drm_device *dev);
2619
2620 /* i915_sysfs.c */
2621 void i915_setup_sysfs(struct drm_device *dev_priv);
2622 void i915_teardown_sysfs(struct drm_device *dev_priv);
2623
2624 /* intel_i2c.c */
2625 extern int intel_setup_gmbus(struct drm_device *dev);
2626 extern void intel_teardown_gmbus(struct drm_device *dev);
2627 static inline bool intel_gmbus_is_port_valid(unsigned port)
2628 {
2629         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2630 }
2631
2632 extern struct i2c_adapter *intel_gmbus_get_adapter(
2633                 struct drm_i915_private *dev_priv, unsigned port);
2634 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2635 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2636 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2637 {
2638         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2639 }
2640 extern void intel_i2c_reset(struct drm_device *dev);
2641
2642 /* intel_opregion.c */
2643 struct intel_encoder;
2644 #ifdef CONFIG_ACPI
2645 extern int intel_opregion_setup(struct drm_device *dev);
2646 extern void intel_opregion_init(struct drm_device *dev);
2647 extern void intel_opregion_fini(struct drm_device *dev);
2648 extern void intel_opregion_asle_intr(struct drm_device *dev);
2649 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2650                                          bool enable);
2651 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2652                                          pci_power_t state);
2653 #else
2654 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2655 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2656 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2657 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2658 static inline int
2659 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2660 {
2661         return 0;
2662 }
2663 static inline int
2664 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2665 {
2666         return 0;
2667 }
2668 #endif
2669
2670 /* intel_acpi.c */
2671 #ifdef CONFIG_ACPI
2672 extern void intel_register_dsm_handler(void);
2673 extern void intel_unregister_dsm_handler(void);
2674 #else
2675 static inline void intel_register_dsm_handler(void) { return; }
2676 static inline void intel_unregister_dsm_handler(void) { return; }
2677 #endif /* CONFIG_ACPI */
2678
2679 /* modesetting */
2680 extern void intel_modeset_init_hw(struct drm_device *dev);
2681 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2682 extern void intel_modeset_init(struct drm_device *dev);
2683 extern void intel_modeset_gem_init(struct drm_device *dev);
2684 extern void intel_modeset_cleanup(struct drm_device *dev);
2685 extern void intel_connector_unregister(struct intel_connector *);
2686 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2687 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2688                                          bool force_restore);
2689 extern void i915_redisable_vga(struct drm_device *dev);
2690 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2691 extern bool intel_fbc_enabled(struct drm_device *dev);
2692 extern void intel_disable_fbc(struct drm_device *dev);
2693 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2694 extern void intel_init_pch_refclk(struct drm_device *dev);
2695 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2696 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2697 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
2698                                   bool enable);
2699 extern void intel_detect_pch(struct drm_device *dev);
2700 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2701 extern int intel_enable_rc6(const struct drm_device *dev);
2702
2703 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2704 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2705                         struct drm_file *file);
2706 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2707                                struct drm_file *file);
2708
2709 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
2710
2711 /* overlay */
2712 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2713 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2714                                             struct intel_overlay_error_state *error);
2715
2716 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2717 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2718                                             struct drm_device *dev,
2719                                             struct intel_display_error_state *error);
2720
2721 /* On SNB platform, before reading ring registers forcewake bit
2722  * must be set to prevent GT core from power down and stale values being
2723  * returned.
2724  */
2725 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2726 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2727 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2728
2729 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2730 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2731
2732 /* intel_sideband.c */
2733 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2734 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2735 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2736 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2737 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2738 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2739 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2740 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2741 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2742 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2743 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2744 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2745 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2746 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2747 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2748 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2749                    enum intel_sbi_destination destination);
2750 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2751                      enum intel_sbi_destination destination);
2752 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2753 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2754
2755 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2756 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2757
2758 #define FORCEWAKE_RENDER        (1 << 0)
2759 #define FORCEWAKE_MEDIA         (1 << 1)
2760 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2761
2762
2763 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2764 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2765
2766 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2767 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2768 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2769 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2770
2771 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2772 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2773 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2774 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2775
2776 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2777  * will be implemented using 2 32-bit writes in an arbitrary order with
2778  * an arbitrary delay between them. This can cause the hardware to
2779  * act upon the intermediate value, possibly leading to corruption and
2780  * machine death. You have been warned.
2781  */
2782 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2783 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2784
2785 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2786                 u32 upper = I915_READ(upper_reg);                       \
2787                 u32 lower = I915_READ(lower_reg);                       \
2788                 u32 tmp = I915_READ(upper_reg);                         \
2789                 if (upper != tmp) {                                     \
2790                         upper = tmp;                                    \
2791                         lower = I915_READ(lower_reg);                   \
2792                         WARN_ON(I915_READ(upper_reg) != upper);         \
2793                 }                                                       \
2794                 (u64)upper << 32 | lower; })
2795
2796 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2797 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2798
2799 /* "Broadcast RGB" property */
2800 #define INTEL_BROADCAST_RGB_AUTO 0
2801 #define INTEL_BROADCAST_RGB_FULL 1
2802 #define INTEL_BROADCAST_RGB_LIMITED 2
2803
2804 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2805 {
2806         if (IS_VALLEYVIEW(dev))
2807                 return VLV_VGACNTRL;
2808         else if (INTEL_INFO(dev)->gen >= 5)
2809                 return CPU_VGACNTRL;
2810         else
2811                 return VGACNTRL;
2812 }
2813
2814 static inline void __user *to_user_ptr(u64 address)
2815 {
2816         return (void __user *)(uintptr_t)address;
2817 }
2818
2819 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2820 {
2821         unsigned long j = msecs_to_jiffies(m);
2822
2823         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2824 }
2825
2826 static inline unsigned long
2827 timespec_to_jiffies_timeout(const struct timespec *value)
2828 {
2829         unsigned long j = timespec_to_jiffies(value);
2830
2831         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2832 }
2833
2834 /*
2835  * If you need to wait X milliseconds between events A and B, but event B
2836  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2837  * when event A happened, then just before event B you call this function and
2838  * pass the timestamp as the first argument, and X as the second argument.
2839  */
2840 static inline void
2841 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2842 {
2843         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2844
2845         /*
2846          * Don't re-read the value of "jiffies" every time since it may change
2847          * behind our back and break the math.
2848          */
2849         tmp_jiffies = jiffies;
2850         target_jiffies = timestamp_jiffies +
2851                          msecs_to_jiffies_timeout(to_wait_ms);
2852
2853         if (time_after(target_jiffies, tmp_jiffies)) {
2854                 remaining_jiffies = target_jiffies - tmp_jiffies;
2855                 while (remaining_jiffies)
2856                         remaining_jiffies =
2857                             schedule_timeout_uninterruptible(remaining_jiffies);
2858         }
2859 }
2860
2861 #endif