drivers/char/synclink.c

   1 /*
   2  * linux/drivers/char/synclink.c
   3  *
   4  * $Id: synclink.c,v 4.38 2005/11/07 16:30:34 paulkf Exp $
   5  *
   6  * Device driver for Microgate SyncLink ISA and PCI
   7  * high speed multiprotocol serial adapters.
   8  *
   9  * written by Paul Fulghum for Microgate Corporation
  10  * paulkf@microgate.com
  11  *
  12  * Microgate and SyncLink are trademarks of Microgate Corporation
  13  *
  14  * Derived from serial.c written by Theodore Ts'o and Linus Torvalds
  15  *
  16  * Original release 01/11/99
  17  *
  18  * This code is released under the GNU General Public License (GPL)
  19  *
  20  * This driver is primarily intended for use in synchronous
  21  * HDLC mode. Asynchronous mode is also provided.
  22  *
  23  * When operating in synchronous mode, each call to mgsl_write()
  24  * contains exactly one complete HDLC frame. Calling mgsl_put_char
  25  * will start assembling an HDLC frame that will not be sent until
  26  * mgsl_flush_chars or mgsl_write is called.
  27  *
  28  * Synchronous receive data is reported as complete frames. To accomplish
  29  * this, the TTY flip buffer is bypassed (too small to hold largest
  30  * frame and may fragment frames) and the line discipline
  31  * receive entry point is called directly.
  32  *
  33  * This driver has been tested with a slightly modified ppp.c driver
  34  * for synchronous PPP.
  35  *
  36  * 2000/02/16
  37  * Added interface for syncppp.c driver (an alternate synchronous PPP
  38  * implementation that also supports Cisco HDLC). Each device instance
  39  * registers as a tty device AND a network device (if dosyncppp option
  40  * is set for the device). The functionality is determined by which
  41  * device interface is opened.
  42  *
  43  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
  44  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  45  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  46  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
  47  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  48  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  49  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  50  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  51  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  52  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  53  * OF THE POSSIBILITY OF SUCH DAMAGE.
  54  */
  55
  56 #if defined(__i386__)
  57 #  define BREAKPOINT() asm("   int $3");
  58 #else
  59 #  define BREAKPOINT() { }
  60 #endif
  61
  62 #define MAX_ISA_DEVICES 10
  63 #define MAX_PCI_DEVICES 10
  64 #define MAX_TOTAL_DEVICES 20
  65
  66 #include <linux/module.h>
  67 #include <linux/errno.h>
  68 #include <linux/signal.h>
  69 #include <linux/sched.h>
  70 #include <linux/timer.h>
  71 #include <linux/interrupt.h>
  72 #include <linux/pci.h>
  73 #include <linux/tty.h>
  74 #include <linux/tty_flip.h>
  75 #include <linux/serial.h>
  76 #include <linux/major.h>
  77 #include <linux/string.h>
  78 #include <linux/fcntl.h>
  79 #include <linux/ptrace.h>
  80 #include <linux/ioport.h>
  81 #include <linux/mm.h>
  82 #include <linux/slab.h>
  83 #include <linux/delay.h>
  84 #include <linux/netdevice.h>
  85 #include <linux/vmalloc.h>
  86 #include <linux/init.h>
  87 #include <linux/ioctl.h>
  88 #include <linux/synclink.h>
  89
  90 #include <asm/system.h>
  91 #include <asm/io.h>
  92 #include <asm/irq.h>
  93 #include <asm/dma.h>
  94 #include <linux/bitops.h>
  95 #include <asm/types.h>
  96 #include <linux/termios.h>
  97 #include <linux/workqueue.h>
  98 #include <linux/hdlc.h>
  99 #include <linux/dma-mapping.h>
 100
 101 #if defined(CONFIG_HDLC) || (defined(CONFIG_HDLC_MODULE) && defined(CONFIG_SYNCLINK_MODULE))
 102 #define SYNCLINK_GENERIC_HDLC 1
 103 #else
 104 #define SYNCLINK_GENERIC_HDLC 0
 105 #endif
 106
 107 #define GET_USER(error,value,addr) error = get_user(value,addr)
 108 #define COPY_FROM_USER(error,dest,src,size) error = copy_from_user(dest,src,size) ? -EFAULT : 0
 109 #define PUT_USER(error,value,addr) error = put_user(value,addr)
 110 #define COPY_TO_USER(error,dest,src,size) error = copy_to_user(dest,src,size) ? -EFAULT : 0
 111
 112 #include <asm/uaccess.h>
 113
 114 #define RCLRVALUE 0xffff
 115
 116 static MGSL_PARAMS default_params = {
 117         MGSL_MODE_HDLC,                 /* unsigned long mode */
 118         0,                              /* unsigned char loopback; */
 119         HDLC_FLAG_UNDERRUN_ABORT15,     /* unsigned short flags; */
 120         HDLC_ENCODING_NRZI_SPACE,       /* unsigned char encoding; */
 121         0,                              /* unsigned long clock_speed; */
 122         0xff,                           /* unsigned char addr_filter; */
 123         HDLC_CRC_16_CCITT,              /* unsigned short crc_type; */
 124         HDLC_PREAMBLE_LENGTH_8BITS,     /* unsigned char preamble_length; */
 125         HDLC_PREAMBLE_PATTERN_NONE,     /* unsigned char preamble; */
 126         9600,                           /* unsigned long data_rate; */
 127         8,                              /* unsigned char data_bits; */
 128         1,                              /* unsigned char stop_bits; */
 129         ASYNC_PARITY_NONE               /* unsigned char parity; */
 130 };
 131
 132 #define SHARED_MEM_ADDRESS_SIZE 0x40000
 133 #define BUFFERLISTSIZE 4096
 134 #define DMABUFFERSIZE 4096
 135 #define MAXRXFRAMES 7
 136
 137 typedef struct _DMABUFFERENTRY
 138 {
 139         u32 phys_addr;  /* 32-bit flat physical address of data buffer */
 140         volatile u16 count;     /* buffer size/data count */
 141         volatile u16 status;    /* Control/status field */
 142         volatile u16 rcc;       /* character count field */
 143         u16 reserved;   /* padding required by 16C32 */
 144         u32 link;       /* 32-bit flat link to next buffer entry */
 145         char *virt_addr;        /* virtual address of data buffer */
 146         u32 phys_entry; /* physical address of this buffer entry */
 147         dma_addr_t dma_addr;
 148 } DMABUFFERENTRY, *DMAPBUFFERENTRY;
 149
 150 /* The queue of BH actions to be performed */
 151
 152 #define BH_RECEIVE  1
 153 #define BH_TRANSMIT 2
 154 #define BH_STATUS   4
 155
 156 #define IO_PIN_SHUTDOWN_LIMIT 100
 157
 158 struct  _input_signal_events {
 159         int     ri_up;
 160         int     ri_down;
 161         int     dsr_up;
 162         int     dsr_down;
 163         int     dcd_up;
 164         int     dcd_down;
 165         int     cts_up;
 166         int     cts_down;
 167 };
 168
 169 /* transmit holding buffer definitions*/
 170 #define MAX_TX_HOLDING_BUFFERS 5
 171 struct tx_holding_buffer {
 172         int     buffer_size;
 173         unsigned char * buffer;
 174 };
 175
 176
 177 /*
 178  * Device instance data structure
 179  */
 180
 181 struct mgsl_struct {
 182         int                     magic;
 183         int                     flags;
 184         int                     count;          /* count of opens */
 185         int                     line;
 186         int                     hw_version;
 187         unsigned short          close_delay;
 188         unsigned short          closing_wait;   /* time to wait before closing */
 189
 190         struct mgsl_icount      icount;
 191
 192         struct tty_struct       *tty;
 193         int                     timeout;
 194         int                     x_char;         /* xon/xoff character */
 195         int                     blocked_open;   /* # of blocked opens */
 196         u16                     read_status_mask;
 197         u16                     ignore_status_mask;
 198         unsigned char           *xmit_buf;
 199         int                     xmit_head;
 200         int                     xmit_tail;
 201         int                     xmit_cnt;
 202
 203         wait_queue_head_t       open_wait;
 204         wait_queue_head_t       close_wait;
 205
 206         wait_queue_head_t       status_event_wait_q;
 207         wait_queue_head_t       event_wait_q;
 208         struct timer_list       tx_timer;       /* HDLC transmit timeout timer */
 209         struct mgsl_struct      *next_device;   /* device list link */
 210
 211         spinlock_t irq_spinlock;                /* spinlock for synchronizing with ISR */
 212         struct work_struct task;                /* task structure for scheduling bh */
 213
 214         u32 EventMask;                  /* event trigger mask */
 215         u32 RecordedEvents;             /* pending events */
 216
 217         u32 max_frame_size;             /* as set by device config */
 218
 219         u32 pending_bh;
 220
 221         bool bh_running;                /* Protection from multiple */
 222         int isr_overflow;
 223         bool bh_requested;
 224
 225         int dcd_chkcount;               /* check counts to prevent */
 226         int cts_chkcount;               /* too many IRQs if a signal */
 227         int dsr_chkcount;               /* is floating */
 228         int ri_chkcount;
 229
 230         char *buffer_list;              /* virtual address of Rx & Tx buffer lists */
 231         u32 buffer_list_phys;
 232         dma_addr_t buffer_list_dma_addr;
 233
 234         unsigned int rx_buffer_count;   /* count of total allocated Rx buffers */
 235         DMABUFFERENTRY *rx_buffer_list; /* list of receive buffer entries */
 236         unsigned int current_rx_buffer;
 237
 238         int num_tx_dma_buffers;         /* number of tx dma frames required */
 239         int tx_dma_buffers_used;
 240         unsigned int tx_buffer_count;   /* count of total allocated Tx buffers */
 241         DMABUFFERENTRY *tx_buffer_list; /* list of transmit buffer entries */
 242         int start_tx_dma_buffer;        /* tx dma buffer to start tx dma operation */
 243         int current_tx_buffer;          /* next tx dma buffer to be loaded */
 244
 245         unsigned char *intermediate_rxbuffer;
 246
 247         int num_tx_holding_buffers;     /* number of tx holding buffer allocated */
 248         int get_tx_holding_index;       /* next tx holding buffer for adapter to load */
 249         int put_tx_holding_index;       /* next tx holding buffer to store user request */
 250         int tx_holding_count;           /* number of tx holding buffers waiting */
 251         struct tx_holding_buffer tx_holding_buffers[MAX_TX_HOLDING_BUFFERS];
 252
 253         bool rx_enabled;
 254         bool rx_overflow;
 255         bool rx_rcc_underrun;
 256
 257         bool tx_enabled;
 258         bool tx_active;
 259         u32 idle_mode;
 260
 261         u16 cmr_value;
 262         u16 tcsr_value;
 263
 264         char device_name[25];           /* device instance name */
 265
 266         unsigned int bus_type;  /* expansion bus type (ISA,EISA,PCI) */
 267         unsigned char bus;              /* expansion bus number (zero based) */
 268         unsigned char function;         /* PCI device number */
 269
 270         unsigned int io_base;           /* base I/O address of adapter */
 271         unsigned int io_addr_size;      /* size of the I/O address range */
 272         bool io_addr_requested;         /* true if I/O address requested */
 273
 274         unsigned int irq_level;         /* interrupt level */
 275         unsigned long irq_flags;
 276         bool irq_requested;             /* true if IRQ requested */
 277
 278         unsigned int dma_level;         /* DMA channel */
 279         bool dma_requested;             /* true if dma channel requested */
 280
 281         u16 mbre_bit;
 282         u16 loopback_bits;
 283         u16 usc_idle_mode;
 284
 285         MGSL_PARAMS params;             /* communications parameters */
 286
 287         unsigned char serial_signals;   /* current serial signal states */
 288
 289         bool irq_occurred;              /* for diagnostics use */
 290         unsigned int init_error;        /* Initialization startup error                 (DIAGS) */
 291         int     fDiagnosticsmode;       /* Driver in Diagnostic mode?                   (DIAGS) */
 292
 293         u32 last_mem_alloc;
 294         unsigned char* memory_base;     /* shared memory address (PCI only) */
 295         u32 phys_memory_base;
 296         bool shared_mem_requested;
 297
 298         unsigned char* lcr_base;        /* local config registers (PCI only) */
 299         u32 phys_lcr_base;
 300         u32 lcr_offset;
 301         bool lcr_mem_requested;
 302
 303         u32 misc_ctrl_value;
 304         char flag_buf[MAX_ASYNC_BUFFER_SIZE];
 305         char char_buf[MAX_ASYNC_BUFFER_SIZE];
 306         bool drop_rts_on_tx_done;
 307
 308         bool loopmode_insert_requested;
 309         bool loopmode_send_done_requested;
 310
 311         struct  _input_signal_events    input_signal_events;
 312
 313         /* generic HDLC device parts */
 314         int netcount;
 315         int dosyncppp;
 316         spinlock_t netlock;
 317
 318 #if SYNCLINK_GENERIC_HDLC
 319         struct net_device *netdev;
 320 #endif
 321 };
 322
 323 #define MGSL_MAGIC 0x5401
 324
 325 /*
 326  * The size of the serial xmit buffer is 1 page, or 4096 bytes
 327  */
 328 #ifndef SERIAL_XMIT_SIZE
 329 #define SERIAL_XMIT_SIZE 4096
 330 #endif
 331
 332 /*
 333  * These macros define the offsets used in calculating the
 334  * I/O address of the specified USC registers.
 335  */
 336
 337
 338 #define DCPIN 2         /* Bit 1 of I/O address */
 339 #define SDPIN 4         /* Bit 2 of I/O address */
 340
 341 #define DCAR 0          /* DMA command/address register */
 342 #define CCAR SDPIN              /* channel command/address register */
 343 #define DATAREG DCPIN + SDPIN   /* serial data register */
 344 #define MSBONLY 0x41
 345 #define LSBONLY 0x40
 346
 347 /*
 348  * These macros define the register address (ordinal number)
 349  * used for writing address/value pairs to the USC.
 350  */
 351
 352 #define CMR     0x02    /* Channel mode Register */
 353 #define CCSR    0x04    /* Channel Command/status Register */
 354 #define CCR     0x06    /* Channel Control Register */
 355 #define PSR     0x08    /* Port status Register */
 356 #define PCR     0x0a    /* Port Control Register */
 357 #define TMDR    0x0c    /* Test mode Data Register */
 358 #define TMCR    0x0e    /* Test mode Control Register */
 359 #define CMCR    0x10    /* Clock mode Control Register */
 360 #define HCR     0x12    /* Hardware Configuration Register */
 361 #define IVR     0x14    /* Interrupt Vector Register */
 362 #define IOCR    0x16    /* Input/Output Control Register */
 363 #define ICR     0x18    /* Interrupt Control Register */
 364 #define DCCR    0x1a    /* Daisy Chain Control Register */
 365 #define MISR    0x1c    /* Misc Interrupt status Register */
 366 #define SICR    0x1e    /* status Interrupt Control Register */
 367 #define RDR     0x20    /* Receive Data Register */
 368 #define RMR     0x22    /* Receive mode Register */
 369 #define RCSR    0x24    /* Receive Command/status Register */
 370 #define RICR    0x26    /* Receive Interrupt Control Register */
 371 #define RSR     0x28    /* Receive Sync Register */
 372 #define RCLR    0x2a    /* Receive count Limit Register */
 373 #define RCCR    0x2c    /* Receive Character count Register */
 374 #define TC0R    0x2e    /* Time Constant 0 Register */
 375 #define TDR     0x30    /* Transmit Data Register */
 376 #define TMR     0x32    /* Transmit mode Register */
 377 #define TCSR    0x34    /* Transmit Command/status Register */
 378 #define TICR    0x36    /* Transmit Interrupt Control Register */
 379 #define TSR     0x38    /* Transmit Sync Register */
 380 #define TCLR    0x3a    /* Transmit count Limit Register */
 381 #define TCCR    0x3c    /* Transmit Character count Register */
 382 #define TC1R    0x3e    /* Time Constant 1 Register */
 383
 384
 385 /*
 386  * MACRO DEFINITIONS FOR DMA REGISTERS
 387  */
 388
 389 #define DCR     0x06    /* DMA Control Register (shared) */
 390 #define DACR    0x08    /* DMA Array count Register (shared) */
 391 #define BDCR    0x12    /* Burst/Dwell Control Register (shared) */
 392 #define DIVR    0x14    /* DMA Interrupt Vector Register (shared) */
 393 #define DICR    0x18    /* DMA Interrupt Control Register (shared) */
 394 #define CDIR    0x1a    /* Clear DMA Interrupt Register (shared) */
 395 #define SDIR    0x1c    /* Set DMA Interrupt Register (shared) */
 396
 397 #define TDMR    0x02    /* Transmit DMA mode Register */
 398 #define TDIAR   0x1e    /* Transmit DMA Interrupt Arm Register */
 399 #define TBCR    0x2a    /* Transmit Byte count Register */
 400 #define TARL    0x2c    /* Transmit Address Register (low) */
 401 #define TARU    0x2e    /* Transmit Address Register (high) */
 402 #define NTBCR   0x3a    /* Next Transmit Byte count Register */
 403 #define NTARL   0x3c    /* Next Transmit Address Register (low) */
 404 #define NTARU   0x3e    /* Next Transmit Address Register (high) */
 405
 406 #define RDMR    0x82    /* Receive DMA mode Register (non-shared) */
 407 #define RDIAR   0x9e    /* Receive DMA Interrupt Arm Register */
 408 #define RBCR    0xaa    /* Receive Byte count Register */
 409 #define RARL    0xac    /* Receive Address Register (low) */
 410 #define RARU    0xae    /* Receive Address Register (high) */
 411 #define NRBCR   0xba    /* Next Receive Byte count Register */
 412 #define NRARL   0xbc    /* Next Receive Address Register (low) */
 413 #define NRARU   0xbe    /* Next Receive Address Register (high) */
 414
 415
 416 /*
 417  * MACRO DEFINITIONS FOR MODEM STATUS BITS
 418  */
 419
 420 #define MODEMSTATUS_DTR 0x80
 421 #define MODEMSTATUS_DSR 0x40
 422 #define MODEMSTATUS_RTS 0x20
 423 #define MODEMSTATUS_CTS 0x10
 424 #define MODEMSTATUS_RI  0x04
 425 #define MODEMSTATUS_DCD 0x01
 426
 427
 428 /*
 429  * Channel Command/Address Register (CCAR) Command Codes
 430  */
 431
 432 #define RTCmd_Null                      0x0000
 433 #define RTCmd_ResetHighestIus           0x1000
 434 #define RTCmd_TriggerChannelLoadDma     0x2000
 435 #define RTCmd_TriggerRxDma              0x2800
 436 #define RTCmd_TriggerTxDma              0x3000
 437 #define RTCmd_TriggerRxAndTxDma         0x3800
 438 #define RTCmd_PurgeRxFifo               0x4800
 439 #define RTCmd_PurgeTxFifo               0x5000
 440 #define RTCmd_PurgeRxAndTxFifo          0x5800
 441 #define RTCmd_LoadRcc                   0x6800
 442 #define RTCmd_LoadTcc                   0x7000
 443 #define RTCmd_LoadRccAndTcc             0x7800
 444 #define RTCmd_LoadTC0                   0x8800
 445 #define RTCmd_LoadTC1                   0x9000
 446 #define RTCmd_LoadTC0AndTC1             0x9800
 447 #define RTCmd_SerialDataLSBFirst        0xa000
 448 #define RTCmd_SerialDataMSBFirst        0xa800
 449 #define RTCmd_SelectBigEndian           0xb000
 450 #define RTCmd_SelectLittleEndian        0xb800
 451
 452
 453 /*
 454  * DMA Command/Address Register (DCAR) Command Codes
 455  */
 456
 457 #define DmaCmd_Null                     0x0000
 458 #define DmaCmd_ResetTxChannel           0x1000
 459 #define DmaCmd_ResetRxChannel           0x1200
 460 #define DmaCmd_StartTxChannel           0x2000
 461 #define DmaCmd_StartRxChannel           0x2200
 462 #define DmaCmd_ContinueTxChannel        0x3000
 463 #define DmaCmd_ContinueRxChannel        0x3200
 464 #define DmaCmd_PauseTxChannel           0x4000
 465 #define DmaCmd_PauseRxChannel           0x4200
 466 #define DmaCmd_AbortTxChannel           0x5000
 467 #define DmaCmd_AbortRxChannel           0x5200
 468 #define DmaCmd_InitTxChannel            0x7000
 469 #define DmaCmd_InitRxChannel            0x7200
 470 #define DmaCmd_ResetHighestDmaIus       0x8000
 471 #define DmaCmd_ResetAllChannels         0x9000
 472 #define DmaCmd_StartAllChannels         0xa000
 473 #define DmaCmd_ContinueAllChannels      0xb000
 474 #define DmaCmd_PauseAllChannels         0xc000
 475 #define DmaCmd_AbortAllChannels         0xd000
 476 #define DmaCmd_InitAllChannels          0xf000
 477
 478 #define TCmd_Null                       0x0000
 479 #define TCmd_ClearTxCRC                 0x2000
 480 #define TCmd_SelectTicrTtsaData         0x4000
 481 #define TCmd_SelectTicrTxFifostatus     0x5000
 482 #define TCmd_SelectTicrIntLevel         0x6000
 483 #define TCmd_SelectTicrdma_level                0x7000
 484 #define TCmd_SendFrame                  0x8000
 485 #define TCmd_SendAbort                  0x9000
 486 #define TCmd_EnableDleInsertion         0xc000
 487 #define TCmd_DisableDleInsertion        0xd000
 488 #define TCmd_ClearEofEom                0xe000
 489 #define TCmd_SetEofEom                  0xf000
 490
 491 #define RCmd_Null                       0x0000
 492 #define RCmd_ClearRxCRC                 0x2000
 493 #define RCmd_EnterHuntmode              0x3000
 494 #define RCmd_SelectRicrRtsaData         0x4000
 495 #define RCmd_SelectRicrRxFifostatus     0x5000
 496 #define RCmd_SelectRicrIntLevel         0x6000
 497 #define RCmd_SelectRicrdma_level                0x7000
 498
 499 /*
 500  * Bits for enabling and disabling IRQs in Interrupt Control Register (ICR)
 501  */
 502
 503 #define RECEIVE_STATUS          BIT5
 504 #define RECEIVE_DATA            BIT4
 505 #define TRANSMIT_STATUS         BIT3
 506 #define TRANSMIT_DATA           BIT2
 507 #define IO_PIN                  BIT1
 508 #define MISC                    BIT0
 509
 510
 511 /*
 512  * Receive status Bits in Receive Command/status Register RCSR
 513  */
 514
 515 #define RXSTATUS_SHORT_FRAME            BIT8
 516 #define RXSTATUS_CODE_VIOLATION         BIT8
 517 #define RXSTATUS_EXITED_HUNT            BIT7
 518 #define RXSTATUS_IDLE_RECEIVED          BIT6
 519 #define RXSTATUS_BREAK_RECEIVED         BIT5
 520 #define RXSTATUS_ABORT_RECEIVED         BIT5
 521 #define RXSTATUS_RXBOUND                BIT4
 522 #define RXSTATUS_CRC_ERROR              BIT3
 523 #define RXSTATUS_FRAMING_ERROR          BIT3
 524 #define RXSTATUS_ABORT                  BIT2
 525 #define RXSTATUS_PARITY_ERROR           BIT2
 526 #define RXSTATUS_OVERRUN                BIT1
 527 #define RXSTATUS_DATA_AVAILABLE         BIT0
 528 #define RXSTATUS_ALL                    0x01f6
 529 #define usc_UnlatchRxstatusBits(a,b) usc_OutReg( (a), RCSR, (u16)((b) & RXSTATUS_ALL) )
 530
 531 /*
 532  * Values for setting transmit idle mode in
 533  * Transmit Control/status Register (TCSR)
 534  */
 535 #define IDLEMODE_FLAGS                  0x0000
 536 #define IDLEMODE_ALT_ONE_ZERO           0x0100
 537 #define IDLEMODE_ZERO                   0x0200
 538 #define IDLEMODE_ONE                    0x0300
 539 #define IDLEMODE_ALT_MARK_SPACE         0x0500
 540 #define IDLEMODE_SPACE                  0x0600
 541 #define IDLEMODE_MARK                   0x0700
 542 #define IDLEMODE_MASK                   0x0700
 543
 544 /*
 545  * IUSC revision identifiers
 546  */
 547 #define IUSC_SL1660                     0x4d44
 548 #define IUSC_PRE_SL1660                 0x4553
 549
 550 /*
 551  * Transmit status Bits in Transmit Command/status Register (TCSR)
 552  */
 553
 554 #define TCSR_PRESERVE                   0x0F00
 555
 556 #define TCSR_UNDERWAIT                  BIT11
 557 #define TXSTATUS_PREAMBLE_SENT          BIT7
 558 #define TXSTATUS_IDLE_SENT              BIT6
 559 #define TXSTATUS_ABORT_SENT             BIT5
 560 #define TXSTATUS_EOF_SENT               BIT4
 561 #define TXSTATUS_EOM_SENT               BIT4
 562 #define TXSTATUS_CRC_SENT               BIT3
 563 #define TXSTATUS_ALL_SENT               BIT2
 564 #define TXSTATUS_UNDERRUN               BIT1
 565 #define TXSTATUS_FIFO_EMPTY             BIT0
 566 #define TXSTATUS_ALL                    0x00fa
 567 #define usc_UnlatchTxstatusBits(a,b) usc_OutReg( (a), TCSR, (u16)((a)->tcsr_value + ((b) & 0x00FF)) )
 568
 569
 570 #define MISCSTATUS_RXC_LATCHED          BIT15
 571 #define MISCSTATUS_RXC                  BIT14
 572 #define MISCSTATUS_TXC_LATCHED          BIT13
 573 #define MISCSTATUS_TXC                  BIT12
 574 #define MISCSTATUS_RI_LATCHED           BIT11
 575 #define MISCSTATUS_RI                   BIT10
 576 #define MISCSTATUS_DSR_LATCHED          BIT9
 577 #define MISCSTATUS_DSR                  BIT8
 578 #define MISCSTATUS_DCD_LATCHED          BIT7
 579 #define MISCSTATUS_DCD                  BIT6
 580 #define MISCSTATUS_CTS_LATCHED          BIT5
 581 #define MISCSTATUS_CTS                  BIT4
 582 #define MISCSTATUS_RCC_UNDERRUN         BIT3
 583 #define MISCSTATUS_DPLL_NO_SYNC         BIT2
 584 #define MISCSTATUS_BRG1_ZERO            BIT1
 585 #define MISCSTATUS_BRG0_ZERO            BIT0
 586
 587 #define usc_UnlatchIostatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0xaaa0))
 588 #define usc_UnlatchMiscstatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0x000f))
 589
 590 #define SICR_RXC_ACTIVE                 BIT15
 591 #define SICR_RXC_INACTIVE               BIT14
 592 #define SICR_RXC                        (BIT15+BIT14)
 593 #define SICR_TXC_ACTIVE                 BIT13
 594 #define SICR_TXC_INACTIVE               BIT12
 595 #define SICR_TXC                        (BIT13+BIT12)
 596 #define SICR_RI_ACTIVE                  BIT11
 597 #define SICR_RI_INACTIVE                BIT10
 598 #define SICR_RI                         (BIT11+BIT10)
 599 #define SICR_DSR_ACTIVE                 BIT9
 600 #define SICR_DSR_INACTIVE               BIT8
 601 #define SICR_DSR                        (BIT9+BIT8)
 602 #define SICR_DCD_ACTIVE                 BIT7
 603 #define SICR_DCD_INACTIVE               BIT6
 604 #define SICR_DCD                        (BIT7+BIT6)
 605 #define SICR_CTS_ACTIVE                 BIT5
 606 #define SICR_CTS_INACTIVE               BIT4
 607 #define SICR_CTS                        (BIT5+BIT4)
 608 #define SICR_RCC_UNDERFLOW              BIT3
 609 #define SICR_DPLL_NO_SYNC               BIT2
 610 #define SICR_BRG1_ZERO                  BIT1
 611 #define SICR_BRG0_ZERO                  BIT0
 612
 613 void usc_DisableMasterIrqBit( struct mgsl_struct *info );
 614 void usc_EnableMasterIrqBit( struct mgsl_struct *info );
 615 void usc_EnableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 616 void usc_DisableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 617 void usc_ClearIrqPendingBits( struct mgsl_struct *info, u16 IrqMask );
 618
 619 #define usc_EnableInterrupts( a, b ) \
 620         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0xc0 + (b)) )
 621
 622 #define usc_DisableInterrupts( a, b ) \
 623         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0x80 + (b)) )
 624
 625 #define usc_EnableMasterIrqBit(a) \
 626         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0x0f00) + 0xb000) )
 627
 628 #define usc_DisableMasterIrqBit(a) \
 629         usc_OutReg( (a), ICR, (u16)(usc_InReg((a),ICR) & 0x7f00) )
 630
 631 #define usc_ClearIrqPendingBits( a, b ) usc_OutReg( (a), DCCR, 0x40 + (b) )
 632
 633 /*
 634  * Transmit status Bits in Transmit Control status Register (TCSR)
 635  * and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0)
 636  */
 637
 638 #define TXSTATUS_PREAMBLE_SENT  BIT7
 639 #define TXSTATUS_IDLE_SENT      BIT6
 640 #define TXSTATUS_ABORT_SENT     BIT5
 641 #define TXSTATUS_EOF            BIT4
 642 #define TXSTATUS_CRC_SENT       BIT3
 643 #define TXSTATUS_ALL_SENT       BIT2
 644 #define TXSTATUS_UNDERRUN       BIT1
 645 #define TXSTATUS_FIFO_EMPTY     BIT0
 646
 647 #define DICR_MASTER             BIT15
 648 #define DICR_TRANSMIT           BIT0
 649 #define DICR_RECEIVE            BIT1
 650
 651 #define usc_EnableDmaInterrupts(a,b) \
 652         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) | (b)) )
 653
 654 #define usc_DisableDmaInterrupts(a,b) \
 655         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) & ~(b)) )
 656
 657 #define usc_EnableStatusIrqs(a,b) \
 658         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) | (b)) )
 659
 660 #define usc_DisablestatusIrqs(a,b) \
 661         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) & ~(b)) )
 662
 663 /* Transmit status Bits in Transmit Control status Register (TCSR) */
 664 /* and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0) */
 665
 666
 667 #define DISABLE_UNCONDITIONAL    0
 668 #define DISABLE_END_OF_FRAME     1
 669 #define ENABLE_UNCONDITIONAL     2
 670 #define ENABLE_AUTO_CTS          3
 671 #define ENABLE_AUTO_DCD          3
 672 #define usc_EnableTransmitter(a,b) \
 673         usc_OutReg( (a), TMR, (u16)((usc_InReg((a),TMR) & 0xfffc) | (b)) )
 674 #define usc_EnableReceiver(a,b) \
 675         usc_OutReg( (a), RMR, (u16)((usc_InReg((a),RMR) & 0xfffc) | (b)) )
 676
 677 static u16  usc_InDmaReg( struct mgsl_struct *info, u16 Port );
 678 static void usc_OutDmaReg( struct mgsl_struct *info, u16 Port, u16 Value );
 679 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd );
 680
 681 static u16  usc_InReg( struct mgsl_struct *info, u16 Port );
 682 static void usc_OutReg( struct mgsl_struct *info, u16 Port, u16 Value );
 683 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd );
 684 void usc_RCmd( struct mgsl_struct *info, u16 Cmd );
 685 void usc_TCmd( struct mgsl_struct *info, u16 Cmd );
 686
 687 #define usc_TCmd(a,b) usc_OutReg((a), TCSR, (u16)((a)->tcsr_value + (b)))
 688 #define usc_RCmd(a,b) usc_OutReg((a), RCSR, (b))
 689
 690 #define usc_SetTransmitSyncChars(a,s0,s1) usc_OutReg((a), TSR, (u16)(((u16)s0<<8)|(u16)s1))
 691
 692 static void usc_process_rxoverrun_sync( struct mgsl_struct *info );
 693 static void usc_start_receiver( struct mgsl_struct *info );
 694 static void usc_stop_receiver( struct mgsl_struct *info );
 695
 696 static void usc_start_transmitter( struct mgsl_struct *info );
 697 static void usc_stop_transmitter( struct mgsl_struct *info );
 698 static void usc_set_txidle( struct mgsl_struct *info );
 699 static void usc_load_txfifo( struct mgsl_struct *info );
 700
 701 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 DataRate );
 702 static void usc_enable_loopback( struct mgsl_struct *info, int enable );
 703
 704 static void usc_get_serial_signals( struct mgsl_struct *info );
 705 static void usc_set_serial_signals( struct mgsl_struct *info );
 706
 707 static void usc_reset( struct mgsl_struct *info );
 708
 709 static void usc_set_sync_mode( struct mgsl_struct *info );
 710 static void usc_set_sdlc_mode( struct mgsl_struct *info );
 711 static void usc_set_async_mode( struct mgsl_struct *info );
 712 static void usc_enable_async_clock( struct mgsl_struct *info, u32 DataRate );
 713
 714 static void usc_loopback_frame( struct mgsl_struct *info );
 715
 716 static void mgsl_tx_timeout(unsigned long context);
 717
 718
 719 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info );
 720 static void usc_loopmode_insert_request( struct mgsl_struct * info );
 721 static int usc_loopmode_active( struct mgsl_struct * info);
 722 static void usc_loopmode_send_done( struct mgsl_struct * info );
 723
 724 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg);
 725
 726 #if SYNCLINK_GENERIC_HDLC
 727 #define dev_to_port(D) (dev_to_hdlc(D)->priv)
 728 static void hdlcdev_tx_done(struct mgsl_struct *info);
 729 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size);
 730 static int  hdlcdev_init(struct mgsl_struct *info);
 731 static void hdlcdev_exit(struct mgsl_struct *info);
 732 #endif
 733
 734 /*
 735  * Defines a BUS descriptor value for the PCI adapter
 736  * local bus address ranges.
 737  */
 738
 739 #define BUS_DESCRIPTOR( WrHold, WrDly, RdDly, Nwdd, Nwad, Nxda, Nrdd, Nrad ) \
 740 (0x00400020 + \
 741 ((WrHold) << 30) + \
 742 ((WrDly)  << 28) + \
 743 ((RdDly)  << 26) + \
 744 ((Nwdd)   << 20) + \
 745 ((Nwad)   << 15) + \
 746 ((Nxda)   << 13) + \
 747 ((Nrdd)   << 11) + \
 748 ((Nrad)   <<  6) )
 749
 750 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit);
 751
 752 /*
 753  * Adapter diagnostic routines
 754  */
 755 static bool mgsl_register_test( struct mgsl_struct *info );
 756 static bool mgsl_irq_test( struct mgsl_struct *info );
 757 static bool mgsl_dma_test( struct mgsl_struct *info );
 758 static bool mgsl_memory_test( struct mgsl_struct *info );
 759 static int mgsl_adapter_test( struct mgsl_struct *info );
 760
 761 /*
 762  * device and resource management routines
 763  */
 764 static int mgsl_claim_resources(struct mgsl_struct *info);
 765 static void mgsl_release_resources(struct mgsl_struct *info);
 766 static void mgsl_add_device(struct mgsl_struct *info);
 767 static struct mgsl_struct* mgsl_allocate_device(void);
 768
 769 /*
 770  * DMA buffer manupulation functions.
 771  */
 772 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex );
 773 static bool mgsl_get_rx_frame( struct mgsl_struct *info );
 774 static bool mgsl_get_raw_rx_frame( struct mgsl_struct *info );
 775 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info );
 776 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info );
 777 static int num_free_tx_dma_buffers(struct mgsl_struct *info);
 778 static void mgsl_load_tx_dma_buffer( struct mgsl_struct *info, const char *Buffer, unsigned int BufferSize);
 779 static void mgsl_load_pci_memory(char* TargetPtr, const char* SourcePtr, unsigned short count);
 780
 781 /*
 782  * DMA and Shared Memory buffer allocation and formatting
 783  */
 784 static int  mgsl_allocate_dma_buffers(struct mgsl_struct *info);
 785 static void mgsl_free_dma_buffers(struct mgsl_struct *info);
 786 static int  mgsl_alloc_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 787 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 788 static int  mgsl_alloc_buffer_list_memory(struct mgsl_struct *info);
 789 static void mgsl_free_buffer_list_memory(struct mgsl_struct *info);
 790 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 791 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 792 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info);
 793 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info);
 794 static bool load_next_tx_holding_buffer(struct mgsl_struct *info);
 795 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize);
 796
 797 /*
 798  * Bottom half interrupt handlers
 799  */
 800 static void mgsl_bh_handler(struct work_struct *work);
 801 static void mgsl_bh_receive(struct mgsl_struct *info);
 802 static void mgsl_bh_transmit(struct mgsl_struct *info);
 803 static void mgsl_bh_status(struct mgsl_struct *info);
 804
 805 /*
 806  * Interrupt handler routines and dispatch table.
 807  */
 808 static void mgsl_isr_null( struct mgsl_struct *info );
 809 static void mgsl_isr_transmit_data( struct mgsl_struct *info );
 810 static void mgsl_isr_receive_data( struct mgsl_struct *info );
 811 static void mgsl_isr_receive_status( struct mgsl_struct *info );
 812 static void mgsl_isr_transmit_status( struct mgsl_struct *info );
 813 static void mgsl_isr_io_pin( struct mgsl_struct *info );
 814 static void mgsl_isr_misc( struct mgsl_struct *info );
 815 static void mgsl_isr_receive_dma( struct mgsl_struct *info );
 816 static void mgsl_isr_transmit_dma( struct mgsl_struct *info );
 817
 818 typedef void (*isr_dispatch_func)(struct mgsl_struct *);
 819
 820 static isr_dispatch_func UscIsrTable[7] =
 821 {
 822         mgsl_isr_null,
 823         mgsl_isr_misc,
 824         mgsl_isr_io_pin,
 825         mgsl_isr_transmit_data,
 826         mgsl_isr_transmit_status,
 827         mgsl_isr_receive_data,
 828         mgsl_isr_receive_status
 829 };
 830
 831 /*
 832  * ioctl call handlers
 833  */
 834 static int tiocmget(struct tty_struct *tty, struct file *file);
 835 static int tiocmset(struct tty_struct *tty, struct file *file,
 836                     unsigned int set, unsigned int clear);
 837 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount
 838         __user *user_icount);
 839 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS  __user *user_params);
 840 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS  __user *new_params);
 841 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode);
 842 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode);
 843 static int mgsl_txenable(struct mgsl_struct * info, int enable);
 844 static int mgsl_txabort(struct mgsl_struct * info);
 845 static int mgsl_rxenable(struct mgsl_struct * info, int enable);
 846 static int mgsl_wait_event(struct mgsl_struct * info, int __user *mask);
 847 static int mgsl_loopmode_send_done( struct mgsl_struct * info );
 848
 849 /* set non-zero on successful registration with PCI subsystem */
 850 static bool pci_registered;
 851
 852 /*
 853  * Global linked list of SyncLink devices
 854  */
 855 static struct mgsl_struct *mgsl_device_list;
 856 static int mgsl_device_count;
 857
 858 /*
 859  * Set this param to non-zero to load eax with the
 860  * .text section address and breakpoint on module load.
 861  * This is useful for use with gdb and add-symbol-file command.
 862  */
 863 static int break_on_load;
 864
 865 /*
 866  * Driver major number, defaults to zero to get auto
 867  * assigned major number. May be forced as module parameter.
 868  */
 869 static int ttymajor;
 870
 871 /*
 872  * Array of user specified options for ISA adapters.
 873  */
 874 static int io[MAX_ISA_DEVICES];
 875 static int irq[MAX_ISA_DEVICES];
 876 static int dma[MAX_ISA_DEVICES];
 877 static int debug_level;
 878 static int maxframe[MAX_TOTAL_DEVICES];
 879 static int dosyncppp[MAX_TOTAL_DEVICES];
 880 static int txdmabufs[MAX_TOTAL_DEVICES];
 881 static int txholdbufs[MAX_TOTAL_DEVICES];
 882
 883 module_param(break_on_load, bool, 0);
 884 module_param(ttymajor, int, 0);
 885 module_param_array(io, int, NULL, 0);
 886 module_param_array(irq, int, NULL, 0);
 887 module_param_array(dma, int, NULL, 0);
 888 module_param(debug_level, int, 0);
 889 module_param_array(maxframe, int, NULL, 0);
 890 module_param_array(dosyncppp, int, NULL, 0);
 891 module_param_array(txdmabufs, int, NULL, 0);
 892 module_param_array(txholdbufs, int, NULL, 0);
 893
 894 static char *driver_name = "SyncLink serial driver";
 895 static char *driver_version = "$Revision: 4.38 $";
 896
 897 static int synclink_init_one (struct pci_dev *dev,
 898                                      const struct pci_device_id *ent);
 899 static void synclink_remove_one (struct pci_dev *dev);
 900
 901 static struct pci_device_id synclink_pci_tbl[] = {
 902         { PCI_VENDOR_ID_MICROGATE, PCI_DEVICE_ID_MICROGATE_USC, PCI_ANY_ID, PCI_ANY_ID, },
 903         { PCI_VENDOR_ID_MICROGATE, 0x0210, PCI_ANY_ID, PCI_ANY_ID, },
 904         { 0, }, /* terminate list */
 905 };
 906 MODULE_DEVICE_TABLE(pci, synclink_pci_tbl);
 907
 908 MODULE_LICENSE("GPL");
 909
 910 static struct pci_driver synclink_pci_driver = {
 911         .name           = "synclink",
 912         .id_table       = synclink_pci_tbl,
 913         .probe          = synclink_init_one,
 914         .remove         = __devexit_p(synclink_remove_one),
 915 };
 916
 917 static struct tty_driver *serial_driver;
 918
 919 /* number of characters left in xmit buffer before we ask for more */
 920 #define WAKEUP_CHARS 256
 921
 922
 923 static void mgsl_change_params(struct mgsl_struct *info);
 924 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout);
 925
 926 /*
 927  * 1st function defined in .text section. Calling this function in
 928  * init_module() followed by a breakpoint allows a remote debugger
 929  * (gdb) to get the .text address for the add-symbol-file command.
 930  * This allows remote debugging of dynamically loadable modules.
 931  */
 932 static void* mgsl_get_text_ptr(void)
 933 {
 934         return mgsl_get_text_ptr;
 935 }
 936
 937 static inline int mgsl_paranoia_check(struct mgsl_struct *info,
 938                                         char *name, const char *routine)
 939 {
 940 #ifdef MGSL_PARANOIA_CHECK
 941         static const char *badmagic =
 942                 "Warning: bad magic number for mgsl struct (%s) in %s\n";
 943         static const char *badinfo =
 944                 "Warning: null mgsl_struct for (%s) in %s\n";
 945
 946         if (!info) {
 947                 printk(badinfo, name, routine);
 948                 return 1;
 949         }
 950         if (info->magic != MGSL_MAGIC) {
 951                 printk(badmagic, name, routine);
 952                 return 1;
 953         }
 954 #else
 955         if (!info)
 956                 return 1;
 957 #endif
 958         return 0;
 959 }
 960
 961 /**
 962  * line discipline callback wrappers
 963  *
 964  * The wrappers maintain line discipline references
 965  * while calling into the line discipline.
 966  *
 967  * ldisc_receive_buf  - pass receive data to line discipline
 968  */
 969
 970 static void ldisc_receive_buf(struct tty_struct *tty,
 971                               const __u8 *data, char *flags, int count)
 972 {
 973         struct tty_ldisc *ld;
 974         if (!tty)
 975                 return;
 976         ld = tty_ldisc_ref(tty);
 977         if (ld) {
 978                 if (ld->receive_buf)
 979                         ld->receive_buf(tty, data, flags, count);
 980                 tty_ldisc_deref(ld);
 981         }
 982 }
 983
 984 /* mgsl_stop()          throttle (stop) transmitter
 985  *
 986  * Arguments:           tty     pointer to tty info structure
 987  * Return Value:        None
 988  */
 989 static void mgsl_stop(struct tty_struct *tty)
 990 {
 991         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
 992         unsigned long flags;
 993
 994         if (mgsl_paranoia_check(info, tty->name, "mgsl_stop"))
 995                 return;
 996
 997         if ( debug_level >= DEBUG_LEVEL_INFO )
 998                 printk("mgsl_stop(%s)\n",info->device_name);
 999
1000         spin_lock_irqsave(&info->irq_spinlock,flags);
1001         if (info->tx_enabled)
1002                 usc_stop_transmitter(info);
1003         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1004
1005 }       /* end of mgsl_stop() */
1006
1007 /* mgsl_start()         release (start) transmitter
1008  *
1009  * Arguments:           tty     pointer to tty info structure
1010  * Return Value:        None
1011  */
1012 static void mgsl_start(struct tty_struct *tty)
1013 {
1014         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
1015         unsigned long flags;
1016
1017         if (mgsl_paranoia_check(info, tty->name, "mgsl_start"))
1018                 return;
1019
1020         if ( debug_level >= DEBUG_LEVEL_INFO )
1021                 printk("mgsl_start(%s)\n",info->device_name);
1022
1023         spin_lock_irqsave(&info->irq_spinlock,flags);
1024         if (!info->tx_enabled)
1025                 usc_start_transmitter(info);
1026         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1027
1028 }       /* end of mgsl_start() */
1029
1030 /*
1031  * Bottom half work queue access functions
1032  */
1033
1034 /* mgsl_bh_action()     Return next bottom half action to perform.
1035  * Return Value:        BH action code or 0 if nothing to do.
1036  */
1037 static int mgsl_bh_action(struct mgsl_struct *info)
1038 {
1039         unsigned long flags;
1040         int rc = 0;
1041
1042         spin_lock_irqsave(&info->irq_spinlock,flags);
1043
1044         if (info->pending_bh & BH_RECEIVE) {
1045                 info->pending_bh &= ~BH_RECEIVE;
1046                 rc = BH_RECEIVE;
1047         } else if (info->pending_bh & BH_TRANSMIT) {
1048                 info->pending_bh &= ~BH_TRANSMIT;
1049                 rc = BH_TRANSMIT;
1050         } else if (info->pending_bh & BH_STATUS) {
1051                 info->pending_bh &= ~BH_STATUS;
1052                 rc = BH_STATUS;
1053         }
1054
1055         if (!rc) {
1056                 /* Mark BH routine as complete */
1057                 info->bh_running = false;
1058                 info->bh_requested = false;
1059         }
1060
1061         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1062
1063         return rc;
1064 }
1065
1066 /*
1067  *      Perform bottom half processing of work items queued by ISR.
1068  */
1069 static void mgsl_bh_handler(struct work_struct *work)
1070 {
1071         struct mgsl_struct *info =
1072                 container_of(work, struct mgsl_struct, task);
1073         int action;
1074
1075         if (!info)
1076                 return;
1077
1078         if ( debug_level >= DEBUG_LEVEL_BH )
1079                 printk( "%s(%d):mgsl_bh_handler(%s) entry\n",
1080                         __FILE__,__LINE__,info->device_name);
1081
1082         info->bh_running = true;
1083
1084         while((action = mgsl_bh_action(info)) != 0) {
1085
1086                 /* Process work item */
1087                 if ( debug_level >= DEBUG_LEVEL_BH )
1088                         printk( "%s(%d):mgsl_bh_handler() work item action=%d\n",
1089                                 __FILE__,__LINE__,action);
1090
1091                 switch (action) {
1092
1093                 case BH_RECEIVE:
1094                         mgsl_bh_receive(info);
1095                         break;
1096                 case BH_TRANSMIT:
1097                         mgsl_bh_transmit(info);
1098                         break;
1099                 case BH_STATUS:
1100                         mgsl_bh_status(info);
1101                         break;
1102                 default:
1103                         /* unknown work item ID */
1104                         printk("Unknown work item ID=%08X!\n", action);
1105                         break;
1106                 }
1107         }
1108
1109         if ( debug_level >= DEBUG_LEVEL_BH )
1110                 printk( "%s(%d):mgsl_bh_handler(%s) exit\n",
1111                         __FILE__,__LINE__,info->device_name);
1112 }
1113
1114 static void mgsl_bh_receive(struct mgsl_struct *info)
1115 {
1116         bool (*get_rx_frame)(struct mgsl_struct *info) =
1117                 (info->params.mode == MGSL_MODE_HDLC ? mgsl_get_rx_frame : mgsl_get_raw_rx_frame);
1118
1119         if ( debug_level >= DEBUG_LEVEL_BH )
1120                 printk( "%s(%d):mgsl_bh_receive(%s)\n",
1121                         __FILE__,__LINE__,info->device_name);
1122
1123         do
1124         {
1125                 if (info->rx_rcc_underrun) {
1126                         unsigned long flags;
1127                         spin_lock_irqsave(&info->irq_spinlock,flags);
1128                         usc_start_receiver(info);
1129                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1130                         return;
1131                 }
1132         } while(get_rx_frame(info));
1133 }
1134
1135 static void mgsl_bh_transmit(struct mgsl_struct *info)
1136 {
1137         struct tty_struct *tty = info->tty;
1138         unsigned long flags;
1139
1140         if ( debug_level >= DEBUG_LEVEL_BH )
1141                 printk( "%s(%d):mgsl_bh_transmit() entry on %s\n",
1142                         __FILE__,__LINE__,info->device_name);
1143
1144         if (tty)
1145                 tty_wakeup(tty);
1146
1147         /* if transmitter idle and loopmode_send_done_requested
1148          * then start echoing RxD to TxD
1149          */
1150         spin_lock_irqsave(&info->irq_spinlock,flags);
1151         if ( !info->tx_active && info->loopmode_send_done_requested )
1152                 usc_loopmode_send_done( info );
1153         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1154 }
1155
1156 static void mgsl_bh_status(struct mgsl_struct *info)
1157 {
1158         if ( debug_level >= DEBUG_LEVEL_BH )
1159                 printk( "%s(%d):mgsl_bh_status() entry on %s\n",
1160                         __FILE__,__LINE__,info->device_name);
1161
1162         info->ri_chkcount = 0;
1163         info->dsr_chkcount = 0;
1164         info->dcd_chkcount = 0;
1165         info->cts_chkcount = 0;
1166 }
1167
1168 /* mgsl_isr_receive_status()
1169  *
1170  *      Service a receive status interrupt. The type of status
1171  *      interrupt is indicated by the state of the RCSR.
1172  *      This is only used for HDLC mode.
1173  *
1174  * Arguments:           info    pointer to device instance data
1175  * Return Value:        None
1176  */
1177 static void mgsl_isr_receive_status( struct mgsl_struct *info )
1178 {
1179         u16 status = usc_InReg( info, RCSR );
1180
1181         if ( debug_level >= DEBUG_LEVEL_ISR )
1182                 printk("%s(%d):mgsl_isr_receive_status status=%04X\n",
1183                         __FILE__,__LINE__,status);
1184
1185         if ( (status & RXSTATUS_ABORT_RECEIVED) &&
1186                 info->loopmode_insert_requested &&
1187                 usc_loopmode_active(info) )
1188         {
1189                 ++info->icount.rxabort;
1190                 info->loopmode_insert_requested = false;
1191
1192                 /* clear CMR:13 to start echoing RxD to TxD */
1193                 info->cmr_value &= ~BIT13;
1194                 usc_OutReg(info, CMR, info->cmr_value);
1195
1196                 /* disable received abort irq (no longer required) */
1197                 usc_OutReg(info, RICR,
1198                         (usc_InReg(info, RICR) & ~RXSTATUS_ABORT_RECEIVED));
1199         }
1200
1201         if (status & (RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED)) {
1202                 if (status & RXSTATUS_EXITED_HUNT)
1203                         info->icount.exithunt++;
1204                 if (status & RXSTATUS_IDLE_RECEIVED)
1205                         info->icount.rxidle++;
1206                 wake_up_interruptible(&info->event_wait_q);
1207         }
1208
1209         if (status & RXSTATUS_OVERRUN){
1210                 info->icount.rxover++;
1211                 usc_process_rxoverrun_sync( info );
1212         }
1213
1214         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
1215         usc_UnlatchRxstatusBits( info, status );
1216
1217 }       /* end of mgsl_isr_receive_status() */
1218
1219 /* mgsl_isr_transmit_status()
1220  *
1221  *      Service a transmit status interrupt
1222  *      HDLC mode :end of transmit frame
1223  *      Async mode:all data is sent
1224  *      transmit status is indicated by bits in the TCSR.
1225  *
1226  * Arguments:           info           pointer to device instance data
1227  * Return Value:        None
1228  */
1229 static void mgsl_isr_transmit_status( struct mgsl_struct *info )
1230 {
1231         u16 status = usc_InReg( info, TCSR );
1232
1233         if ( debug_level >= DEBUG_LEVEL_ISR )
1234                 printk("%s(%d):mgsl_isr_transmit_status status=%04X\n",
1235                         __FILE__,__LINE__,status);
1236
1237         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
1238         usc_UnlatchTxstatusBits( info, status );
1239
1240         if ( status & (TXSTATUS_UNDERRUN | TXSTATUS_ABORT_SENT) )
1241         {
1242                 /* finished sending HDLC abort. This may leave  */
1243                 /* the TxFifo with data from the aborted frame  */
1244                 /* so purge the TxFifo. Also shutdown the DMA   */
1245                 /* channel in case there is data remaining in   */
1246                 /* the DMA buffer                               */
1247                 usc_DmaCmd( info, DmaCmd_ResetTxChannel );
1248                 usc_RTCmd( info, RTCmd_PurgeTxFifo );
1249         }
1250
1251         if ( status & TXSTATUS_EOF_SENT )
1252                 info->icount.txok++;
1253         else if ( status & TXSTATUS_UNDERRUN )
1254                 info->icount.txunder++;
1255         else if ( status & TXSTATUS_ABORT_SENT )
1256                 info->icount.txabort++;
1257         else
1258                 info->icount.txunder++;
1259
1260         info->tx_active = false;
1261         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1262         del_timer(&info->tx_timer);
1263
1264         if ( info->drop_rts_on_tx_done ) {
1265                 usc_get_serial_signals( info );
1266                 if ( info->serial_signals & SerialSignal_RTS ) {
1267                         info->serial_signals &= ~SerialSignal_RTS;
1268                         usc_set_serial_signals( info );
1269                 }
1270                 info->drop_rts_on_tx_done = false;
1271         }
1272
1273 #if SYNCLINK_GENERIC_HDLC
1274         if (info->netcount)
1275                 hdlcdev_tx_done(info);
1276         else
1277 #endif
1278         {
1279                 if (info->tty->stopped || info->tty->hw_stopped) {
1280                         usc_stop_transmitter(info);
1281                         return;
1282                 }
1283                 info->pending_bh |= BH_TRANSMIT;
1284         }
1285
1286 }       /* end of mgsl_isr_transmit_status() */
1287
1288 /* mgsl_isr_io_pin()
1289  *
1290  *      Service an Input/Output pin interrupt. The type of
1291  *      interrupt is indicated by bits in the MISR
1292  *
1293  * Arguments:           info           pointer to device instance data
1294  * Return Value:        None
1295  */
1296 static void mgsl_isr_io_pin( struct mgsl_struct *info )
1297 {
1298         struct  mgsl_icount *icount;
1299         u16 status = usc_InReg( info, MISR );
1300
1301         if ( debug_level >= DEBUG_LEVEL_ISR )
1302                 printk("%s(%d):mgsl_isr_io_pin status=%04X\n",
1303                         __FILE__,__LINE__,status);
1304
1305         usc_ClearIrqPendingBits( info, IO_PIN );
1306         usc_UnlatchIostatusBits( info, status );
1307
1308         if (status & (MISCSTATUS_CTS_LATCHED | MISCSTATUS_DCD_LATCHED |
1309                       MISCSTATUS_DSR_LATCHED | MISCSTATUS_RI_LATCHED) ) {
1310                 icount = &info->icount;
1311                 /* update input line counters */
1312                 if (status & MISCSTATUS_RI_LATCHED) {
1313                         if ((info->ri_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1314                                 usc_DisablestatusIrqs(info,SICR_RI);
1315                         icount->rng++;
1316                         if ( status & MISCSTATUS_RI )
1317                                 info->input_signal_events.ri_up++;
1318                         else
1319                                 info->input_signal_events.ri_down++;
1320                 }
1321                 if (status & MISCSTATUS_DSR_LATCHED) {
1322                         if ((info->dsr_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1323                                 usc_DisablestatusIrqs(info,SICR_DSR);
1324                         icount->dsr++;
1325                         if ( status & MISCSTATUS_DSR )
1326                                 info->input_signal_events.dsr_up++;
1327                         else
1328                                 info->input_signal_events.dsr_down++;
1329                 }
1330                 if (status & MISCSTATUS_DCD_LATCHED) {
1331                         if ((info->dcd_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1332                                 usc_DisablestatusIrqs(info,SICR_DCD);
1333                         icount->dcd++;
1334                         if (status & MISCSTATUS_DCD) {
1335                                 info->input_signal_events.dcd_up++;
1336                         } else
1337                                 info->input_signal_events.dcd_down++;
1338 #if SYNCLINK_GENERIC_HDLC
1339                         if (info->netcount) {
1340                                 if (status & MISCSTATUS_DCD)
1341                                         netif_carrier_on(info->netdev);
1342                                 else
1343                                         netif_carrier_off(info->netdev);
1344                         }
1345 #endif
1346                 }
1347                 if (status & MISCSTATUS_CTS_LATCHED)
1348                 {
1349                         if ((info->cts_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1350                                 usc_DisablestatusIrqs(info,SICR_CTS);
1351                         icount->cts++;
1352                         if ( status & MISCSTATUS_CTS )
1353                                 info->input_signal_events.cts_up++;
1354                         else
1355                                 info->input_signal_events.cts_down++;
1356                 }
1357                 wake_up_interruptible(&info->status_event_wait_q);
1358                 wake_up_interruptible(&info->event_wait_q);
1359
1360                 if ( (info->flags & ASYNC_CHECK_CD) &&
1361                      (status & MISCSTATUS_DCD_LATCHED) ) {
1362                         if ( debug_level >= DEBUG_LEVEL_ISR )
1363                                 printk("%s CD now %s...", info->device_name,
1364                                        (status & MISCSTATUS_DCD) ? "on" : "off");
1365                         if (status & MISCSTATUS_DCD)
1366                                 wake_up_interruptible(&info->open_wait);
1367                         else {
1368                                 if ( debug_level >= DEBUG_LEVEL_ISR )
1369                                         printk("doing serial hangup...");
1370                                 if (info->tty)
1371                                         tty_hangup(info->tty);
1372                         }
1373                 }
1374
1375                 if ( (info->flags & ASYNC_CTS_FLOW) &&
1376                      (status & MISCSTATUS_CTS_LATCHED) ) {
1377                         if (info->tty->hw_stopped) {
1378                                 if (status & MISCSTATUS_CTS) {
1379                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1380                                                 printk("CTS tx start...");
1381                                         if (info->tty)
1382                                                 info->tty->hw_stopped = 0;
1383                                         usc_start_transmitter(info);
1384                                         info->pending_bh |= BH_TRANSMIT;
1385                                         return;
1386                                 }
1387                         } else {
1388                                 if (!(status & MISCSTATUS_CTS)) {
1389                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1390                                                 printk("CTS tx stop...");
1391                                         if (info->tty)
1392                                                 info->tty->hw_stopped = 1;
1393                                         usc_stop_transmitter(info);
1394                                 }
1395                         }
1396                 }
1397         }
1398
1399         info->pending_bh |= BH_STATUS;
1400
1401         /* for diagnostics set IRQ flag */
1402         if ( status & MISCSTATUS_TXC_LATCHED ){
1403                 usc_OutReg( info, SICR,
1404                         (unsigned short)(usc_InReg(info,SICR) & ~(SICR_TXC_ACTIVE+SICR_TXC_INACTIVE)) );
1405                 usc_UnlatchIostatusBits( info, MISCSTATUS_TXC_LATCHED );
1406                 info->irq_occurred = true;
1407         }
1408
1409 }       /* end of mgsl_isr_io_pin() */
1410
1411 /* mgsl_isr_transmit_data()
1412  *
1413  *      Service a transmit data interrupt (async mode only).
1414  *
1415  * Arguments:           info    pointer to device instance data
1416  * Return Value:        None
1417  */
1418 static void mgsl_isr_transmit_data( struct mgsl_struct *info )
1419 {
1420         if ( debug_level >= DEBUG_LEVEL_ISR )
1421                 printk("%s(%d):mgsl_isr_transmit_data xmit_cnt=%d\n",
1422                         __FILE__,__LINE__,info->xmit_cnt);
1423
1424         usc_ClearIrqPendingBits( info, TRANSMIT_DATA );
1425
1426         if (info->tty->stopped || info->tty->hw_stopped) {
1427                 usc_stop_transmitter(info);
1428                 return;
1429         }
1430
1431         if ( info->xmit_cnt )
1432                 usc_load_txfifo( info );
1433         else
1434                 info->tx_active = false;
1435
1436         if (info->xmit_cnt < WAKEUP_CHARS)
1437                 info->pending_bh |= BH_TRANSMIT;
1438
1439 }       /* end of mgsl_isr_transmit_data() */
1440
1441 /* mgsl_isr_receive_data()
1442  *
1443  *      Service a receive data interrupt. This occurs
1444  *      when operating in asynchronous interrupt transfer mode.
1445  *      The receive data FIFO is flushed to the receive data buffers.
1446  *
1447  * Arguments:           info            pointer to device instance data
1448  * Return Value:        None
1449  */
1450 static void mgsl_isr_receive_data( struct mgsl_struct *info )
1451 {
1452         int Fifocount;
1453         u16 status;
1454         int work = 0;
1455         unsigned char DataByte;
1456         struct tty_struct *tty = info->tty;
1457         struct  mgsl_icount *icount = &info->icount;
1458
1459         if ( debug_level >= DEBUG_LEVEL_ISR )
1460                 printk("%s(%d):mgsl_isr_receive_data\n",
1461                         __FILE__,__LINE__);
1462
1463         usc_ClearIrqPendingBits( info, RECEIVE_DATA );
1464
1465         /* select FIFO status for RICR readback */
1466         usc_RCmd( info, RCmd_SelectRicrRxFifostatus );
1467
1468         /* clear the Wordstatus bit so that status readback */
1469         /* only reflects the status of this byte */
1470         usc_OutReg( info, RICR+LSBONLY, (u16)(usc_InReg(info, RICR+LSBONLY) & ~BIT3 ));
1471
1472         /* flush the receive FIFO */
1473
1474         while( (Fifocount = (usc_InReg(info,RICR) >> 8)) ) {
1475                 int flag;
1476
1477                 /* read one byte from RxFIFO */
1478                 outw( (inw(info->io_base + CCAR) & 0x0780) | (RDR+LSBONLY),
1479                       info->io_base + CCAR );
1480                 DataByte = inb( info->io_base + CCAR );
1481
1482                 /* get the status of the received byte */
1483                 status = usc_InReg(info, RCSR);
1484                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1485                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) )
1486                         usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
1487
1488                 icount->rx++;
1489
1490                 flag = 0;
1491                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1492                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) ) {
1493                         printk("rxerr=%04X\n",status);
1494                         /* update error statistics */
1495                         if ( status & RXSTATUS_BREAK_RECEIVED ) {
1496                                 status &= ~(RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR);
1497                                 icount->brk++;
1498                         } else if (status & RXSTATUS_PARITY_ERROR)
1499                                 icount->parity++;
1500                         else if (status & RXSTATUS_FRAMING_ERROR)
1501                                 icount->frame++;
1502                         else if (status & RXSTATUS_OVERRUN) {
1503                                 /* must issue purge fifo cmd before */
1504                                 /* 16C32 accepts more receive chars */
1505                                 usc_RTCmd(info,RTCmd_PurgeRxFifo);
1506                                 icount->overrun++;
1507                         }
1508
1509                         /* discard char if tty control flags say so */
1510                         if (status & info->ignore_status_mask)
1511                                 continue;
1512
1513                         status &= info->read_status_mask;
1514
1515                         if (status & RXSTATUS_BREAK_RECEIVED) {
1516                                 flag = TTY_BREAK;
1517                                 if (info->flags & ASYNC_SAK)
1518                                         do_SAK(tty);
1519                         } else if (status & RXSTATUS_PARITY_ERROR)
1520                                 flag = TTY_PARITY;
1521                         else if (status & RXSTATUS_FRAMING_ERROR)
1522                                 flag = TTY_FRAME;
1523                 }       /* end of if (error) */
1524                 tty_insert_flip_char(tty, DataByte, flag);
1525                 if (status & RXSTATUS_OVERRUN) {
1526                         /* Overrun is special, since it's
1527                          * reported immediately, and doesn't
1528                          * affect the current character
1529                          */
1530                         work += tty_insert_flip_char(tty, 0, TTY_OVERRUN);
1531                 }
1532         }
1533
1534         if ( debug_level >= DEBUG_LEVEL_ISR ) {
1535                 printk("%s(%d):rx=%d brk=%d parity=%d frame=%d overrun=%d\n",
1536                         __FILE__,__LINE__,icount->rx,icount->brk,
1537                         icount->parity,icount->frame,icount->overrun);
1538         }
1539
1540         if(work)
1541                 tty_flip_buffer_push(tty);
1542 }
1543
1544 /* mgsl_isr_misc()
1545  *
1546  *      Service a miscellaneous interrupt source.
1547  *
1548  * Arguments:           info            pointer to device extension (instance data)
1549  * Return Value:        None
1550  */
1551 static void mgsl_isr_misc( struct mgsl_struct *info )
1552 {
1553         u16 status = usc_InReg( info, MISR );
1554
1555         if ( debug_level >= DEBUG_LEVEL_ISR )
1556                 printk("%s(%d):mgsl_isr_misc status=%04X\n",
1557                         __FILE__,__LINE__,status);
1558
1559         if ((status & MISCSTATUS_RCC_UNDERRUN) &&
1560             (info->params.mode == MGSL_MODE_HDLC)) {
1561
1562                 /* turn off receiver and rx DMA */
1563                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
1564                 usc_DmaCmd(info, DmaCmd_ResetRxChannel);
1565                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
1566                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
1567                 usc_DisableInterrupts(info, RECEIVE_DATA + RECEIVE_STATUS);
1568
1569                 /* schedule BH handler to restart receiver */
1570                 info->pending_bh |= BH_RECEIVE;
1571                 info->rx_rcc_underrun = true;
1572         }
1573
1574         usc_ClearIrqPendingBits( info, MISC );
1575         usc_UnlatchMiscstatusBits( info, status );
1576
1577 }       /* end of mgsl_isr_misc() */
1578
1579 /* mgsl_isr_null()
1580  *
1581  *      Services undefined interrupt vectors from the
1582  *      USC. (hence this function SHOULD never be called)
1583  *
1584  * Arguments:           info            pointer to device extension (instance data)
1585  * Return Value:        None
1586  */
1587 static void mgsl_isr_null( struct mgsl_struct *info )
1588 {
1589
1590 }       /* end of mgsl_isr_null() */
1591
1592 /* mgsl_isr_receive_dma()
1593  *
1594  *      Service a receive DMA channel interrupt.
1595  *      For this driver there are two sources of receive DMA interrupts
1596  *      as identified in the Receive DMA mode Register (RDMR):
1597  *
1598  *      BIT3    EOA/EOL         End of List, all receive buffers in receive
1599  *                              buffer list have been filled (no more free buffers
1600  *                              available). The DMA controller has shut down.
1601  *
1602  *      BIT2    EOB             End of Buffer. This interrupt occurs when a receive
1603  *                              DMA buffer is terminated in response to completion
1604  *                              of a good frame or a frame with errors. The status
1605  *                              of the frame is stored in the buffer entry in the
1606  *                              list of receive buffer entries.
1607  *
1608  * Arguments:           info            pointer to device instance data
1609  * Return Value:        None
1610  */
1611 static void mgsl_isr_receive_dma( struct mgsl_struct *info )
1612 {
1613         u16 status;
1614
1615         /* clear interrupt pending and IUS bit for Rx DMA IRQ */
1616         usc_OutDmaReg( info, CDIR, BIT9+BIT1 );
1617
1618         /* Read the receive DMA status to identify interrupt type. */
1619         /* This also clears the status bits. */
1620         status = usc_InDmaReg( info, RDMR );
1621
1622         if ( debug_level >= DEBUG_LEVEL_ISR )
1623                 printk("%s(%d):mgsl_isr_receive_dma(%s) status=%04X\n",
1624                         __FILE__,__LINE__,info->device_name,status);
1625
1626         info->pending_bh |= BH_RECEIVE;
1627
1628         if ( status & BIT3 ) {
1629                 info->rx_overflow = true;
1630                 info->icount.buf_overrun++;
1631         }
1632
1633 }       /* end of mgsl_isr_receive_dma() */
1634
1635 /* mgsl_isr_transmit_dma()
1636  *
1637  *      This function services a transmit DMA channel interrupt.
1638  *
1639  *      For this driver there is one source of transmit DMA interrupts
1640  *      as identified in the Transmit DMA Mode Register (TDMR):
1641  *
1642  *      BIT2  EOB       End of Buffer. This interrupt occurs when a
1643  *                      transmit DMA buffer has been emptied.
1644  *
1645  *      The driver maintains enough transmit DMA buffers to hold at least
1646  *      one max frame size transmit frame. When operating in a buffered
1647  *      transmit mode, there may be enough transmit DMA buffers to hold at
1648  *      least two or more max frame size frames. On an EOB condition,
1649  *      determine if there are any queued transmit buffers and copy into
1650  *      transmit DMA buffers if we have room.
1651  *
1652  * Arguments:           info            pointer to device instance data
1653  * Return Value:        None
1654  */
1655 static void mgsl_isr_transmit_dma( struct mgsl_struct *info )
1656 {
1657         u16 status;
1658
1659         /* clear interrupt pending and IUS bit for Tx DMA IRQ */
1660         usc_OutDmaReg(info, CDIR, BIT8+BIT0 );
1661
1662         /* Read the transmit DMA status to identify interrupt type. */
1663         /* This also clears the status bits. */
1664
1665         status = usc_InDmaReg( info, TDMR );
1666
1667         if ( debug_level >= DEBUG_LEVEL_ISR )
1668                 printk("%s(%d):mgsl_isr_transmit_dma(%s) status=%04X\n",
1669                         __FILE__,__LINE__,info->device_name,status);
1670
1671         if ( status & BIT2 ) {
1672                 --info->tx_dma_buffers_used;
1673
1674                 /* if there are transmit frames queued,
1675                  *  try to load the next one
1676                  */
1677                 if ( load_next_tx_holding_buffer(info) ) {
1678                         /* if call returns non-zero value, we have
1679                          * at least one free tx holding buffer
1680                          */
1681                         info->pending_bh |= BH_TRANSMIT;
1682                 }
1683         }
1684
1685 }       /* end of mgsl_isr_transmit_dma() */
1686
1687 /* mgsl_interrupt()
1688  *
1689  *      Interrupt service routine entry point.
1690  *
1691  * Arguments:
1692  *
1693  *      irq             interrupt number that caused interrupt
1694  *      dev_id          device ID supplied during interrupt registration
1695  *
1696  * Return Value: None
1697  */
1698 static irqreturn_t mgsl_interrupt(int dummy, void *dev_id)
1699 {
1700         struct mgsl_struct *info = dev_id;
1701         u16 UscVector;
1702         u16 DmaVector;
1703
1704         if ( debug_level >= DEBUG_LEVEL_ISR )
1705                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)entry.\n",
1706                         __FILE__, __LINE__, info->irq_level);
1707
1708         spin_lock(&info->irq_spinlock);
1709
1710         for(;;) {
1711                 /* Read the interrupt vectors from hardware. */
1712                 UscVector = usc_InReg(info, IVR) >> 9;
1713                 DmaVector = usc_InDmaReg(info, DIVR);
1714
1715                 if ( debug_level >= DEBUG_LEVEL_ISR )
1716                         printk("%s(%d):%s UscVector=%08X DmaVector=%08X\n",
1717                                 __FILE__,__LINE__,info->device_name,UscVector,DmaVector);
1718
1719                 if ( !UscVector && !DmaVector )
1720                         break;
1721
1722                 /* Dispatch interrupt vector */
1723                 if ( UscVector )
1724                         (*UscIsrTable[UscVector])(info);
1725                 else if ( (DmaVector&(BIT10|BIT9)) == BIT10)
1726                         mgsl_isr_transmit_dma(info);
1727                 else
1728                         mgsl_isr_receive_dma(info);
1729
1730                 if ( info->isr_overflow ) {
1731                         printk(KERN_ERR "%s(%d):%s isr overflow irq=%d\n",
1732                                 __FILE__, __LINE__, info->device_name, info->irq_level);
1733                         usc_DisableMasterIrqBit(info);
1734                         usc_DisableDmaInterrupts(info,DICR_MASTER);
1735                         break;
1736                 }
1737         }
1738
1739         /* Request bottom half processing if there's something
1740          * for it to do and the bh is not already running
1741          */
1742
1743         if ( info->pending_bh && !info->bh_running && !info->bh_requested ) {
1744                 if ( debug_level >= DEBUG_LEVEL_ISR )
1745                         printk("%s(%d):%s queueing bh task.\n",
1746                                 __FILE__,__LINE__,info->device_name);
1747                 schedule_work(&info->task);
1748                 info->bh_requested = true;
1749         }
1750
1751         spin_unlock(&info->irq_spinlock);
1752
1753         if ( debug_level >= DEBUG_LEVEL_ISR )
1754                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)exit.\n",
1755                         __FILE__, __LINE__, info->irq_level);
1756
1757         return IRQ_HANDLED;
1758 }       /* end of mgsl_interrupt() */
1759
1760 /* startup()
1761  *
1762  *      Initialize and start device.
1763  *
1764  * Arguments:           info    pointer to device instance data
1765  * Return Value:        0 if success, otherwise error code
1766  */
1767 static int startup(struct mgsl_struct * info)
1768 {
1769         int retval = 0;
1770
1771         if ( debug_level >= DEBUG_LEVEL_INFO )
1772                 printk("%s(%d):mgsl_startup(%s)\n",__FILE__,__LINE__,info->device_name);
1773
1774         if (info->flags & ASYNC_INITIALIZED)
1775                 return 0;
1776
1777         if (!info->xmit_buf) {
1778                 /* allocate a page of memory for a transmit buffer */
1779                 info->xmit_buf = (unsigned char *)get_zeroed_page(GFP_KERNEL);
1780                 if (!info->xmit_buf) {
1781                         printk(KERN_ERR"%s(%d):%s can't allocate transmit buffer\n",
1782                                 __FILE__,__LINE__,info->device_name);
1783                         return -ENOMEM;
1784                 }
1785         }
1786
1787         info->pending_bh = 0;
1788
1789         memset(&info->icount, 0, sizeof(info->icount));
1790
1791         setup_timer(&info->tx_timer, mgsl_tx_timeout, (unsigned long)info);
1792
1793         /* Allocate and claim adapter resources */
1794         retval = mgsl_claim_resources(info);
1795
1796         /* perform existence check and diagnostics */
1797         if ( !retval )
1798                 retval = mgsl_adapter_test(info);
1799
1800         if ( retval ) {
1801                 if (capable(CAP_SYS_ADMIN) && info->tty)
1802                         set_bit(TTY_IO_ERROR, &info->tty->flags);
1803                 mgsl_release_resources(info);
1804                 return retval;
1805         }
1806
1807         /* program hardware for current parameters */
1808         mgsl_change_params(info);
1809
1810         if (info->tty)
1811                 clear_bit(TTY_IO_ERROR, &info->tty->flags);
1812
1813         info->flags |= ASYNC_INITIALIZED;
1814
1815         return 0;
1816
1817 }       /* end of startup() */
1818
1819 /* shutdown()
1820  *
1821  * Called by mgsl_close() and mgsl_hangup() to shutdown hardware
1822  *
1823  * Arguments:           info    pointer to device instance data
1824  * Return Value:        None
1825  */
1826 static void shutdown(struct mgsl_struct * info)
1827 {
1828         unsigned long flags;
1829
1830         if (!(info->flags & ASYNC_INITIALIZED))
1831                 return;
1832
1833         if (debug_level >= DEBUG_LEVEL_INFO)
1834                 printk("%s(%d):mgsl_shutdown(%s)\n",
1835                          __FILE__,__LINE__, info->device_name );
1836
1837         /* clear status wait queue because status changes */
1838         /* can't happen after shutting down the hardware */
1839         wake_up_interruptible(&info->status_event_wait_q);
1840         wake_up_interruptible(&info->event_wait_q);
1841
1842         del_timer_sync(&info->tx_timer);
1843
1844         if (info->xmit_buf) {
1845                 free_page((unsigned long) info->xmit_buf);
1846                 info->xmit_buf = NULL;
1847         }
1848
1849         spin_lock_irqsave(&info->irq_spinlock,flags);
1850         usc_DisableMasterIrqBit(info);
1851         usc_stop_receiver(info);
1852         usc_stop_transmitter(info);
1853         usc_DisableInterrupts(info,RECEIVE_DATA + RECEIVE_STATUS +
1854                 TRANSMIT_DATA + TRANSMIT_STATUS + IO_PIN + MISC );
1855         usc_DisableDmaInterrupts(info,DICR_MASTER + DICR_TRANSMIT + DICR_RECEIVE);
1856
1857         /* Disable DMAEN (Port 7, Bit 14) */
1858         /* This disconnects the DMA request signal from the ISA bus */
1859         /* on the ISA adapter. This has no effect for the PCI adapter */
1860         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) | BIT14));
1861
1862         /* Disable INTEN (Port 6, Bit12) */
1863         /* This disconnects the IRQ request signal to the ISA bus */
1864         /* on the ISA adapter. This has no effect for the PCI adapter */
1865         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) | BIT12));
1866
1867         if (!info->tty || info->tty->termios->c_cflag & HUPCL) {
1868                 info->serial_signals &= ~(SerialSignal_DTR + SerialSignal_RTS);
1869                 usc_set_serial_signals(info);
1870         }
1871
1872         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1873
1874         mgsl_release_resources(info);
1875
1876         if (info->tty)
1877                 set_bit(TTY_IO_ERROR, &info->tty->flags);
1878
1879         info->flags &= ~ASYNC_INITIALIZED;
1880
1881 }       /* end of shutdown() */
1882
1883 static void mgsl_program_hw(struct mgsl_struct *info)
1884 {
1885         unsigned long flags;
1886
1887         spin_lock_irqsave(&info->irq_spinlock,flags);
1888
1889         usc_stop_receiver(info);
1890         usc_stop_transmitter(info);
1891         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1892
1893         if (info->params.mode == MGSL_MODE_HDLC ||
1894             info->params.mode == MGSL_MODE_RAW ||
1895             info->netcount)
1896                 usc_set_sync_mode(info);
1897         else
1898                 usc_set_async_mode(info);
1899
1900         usc_set_serial_signals(info);
1901
1902         info->dcd_chkcount = 0;
1903         info->cts_chkcount = 0;
1904         info->ri_chkcount = 0;
1905         info->dsr_chkcount = 0;
1906
1907         usc_EnableStatusIrqs(info,SICR_CTS+SICR_DSR+SICR_DCD+SICR_RI);
1908         usc_EnableInterrupts(info, IO_PIN);
1909         usc_get_serial_signals(info);
1910
1911         if (info->netcount || info->tty->termios->c_cflag & CREAD)
1912                 usc_start_receiver(info);
1913
1914         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1915 }
1916
1917 /* Reconfigure adapter based on new parameters
1918  */
1919 static void mgsl_change_params(struct mgsl_struct *info)
1920 {
1921         unsigned cflag;
1922         int bits_per_char;
1923
1924         if (!info->tty || !info->tty->termios)
1925                 return;
1926
1927         if (debug_level >= DEBUG_LEVEL_INFO)
1928                 printk("%s(%d):mgsl_change_params(%s)\n",
1929                          __FILE__,__LINE__, info->device_name );
1930
1931         cflag = info->tty->termios->c_cflag;
1932
1933         /* if B0 rate (hangup) specified then negate DTR and RTS */
1934         /* otherwise assert DTR and RTS */
1935         if (cflag & CBAUD)
1936                 info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
1937         else
1938                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
1939
1940         /* byte size and parity */
1941
1942         switch (cflag & CSIZE) {
1943               case CS5: info->params.data_bits = 5; break;
1944               case CS6: info->params.data_bits = 6; break;
1945               case CS7: info->params.data_bits = 7; break;
1946               case CS8: info->params.data_bits = 8; break;
1947               /* Never happens, but GCC is too dumb to figure it out */
1948               default:  info->params.data_bits = 7; break;
1949               }
1950
1951         if (cflag & CSTOPB)
1952                 info->params.stop_bits = 2;
1953         else
1954                 info->params.stop_bits = 1;
1955
1956         info->params.parity = ASYNC_PARITY_NONE;
1957         if (cflag & PARENB) {
1958                 if (cflag & PARODD)
1959                         info->params.parity = ASYNC_PARITY_ODD;
1960                 else
1961                         info->params.parity = ASYNC_PARITY_EVEN;
1962 #ifdef CMSPAR
1963                 if (cflag & CMSPAR)
1964                         info->params.parity = ASYNC_PARITY_SPACE;
1965 #endif
1966         }
1967
1968         /* calculate number of jiffies to transmit a full
1969          * FIFO (32 bytes) at specified data rate
1970          */
1971         bits_per_char = info->params.data_bits +
1972                         info->params.stop_bits + 1;
1973
1974         /* if port data rate is set to 460800 or less then
1975          * allow tty settings to override, otherwise keep the
1976          * current data rate.
1977          */
1978         if (info->params.data_rate <= 460800)
1979                 info->params.data_rate = tty_get_baud_rate(info->tty);
1980
1981         if ( info->params.data_rate ) {
1982                 info->timeout = (32*HZ*bits_per_char) /
1983                                 info->params.data_rate;
1984         }
1985         info->timeout += HZ/50;         /* Add .02 seconds of slop */
1986
1987         if (cflag & CRTSCTS)
1988                 info->flags |= ASYNC_CTS_FLOW;
1989         else
1990                 info->flags &= ~ASYNC_CTS_FLOW;
1991
1992         if (cflag & CLOCAL)
1993                 info->flags &= ~ASYNC_CHECK_CD;
1994         else
1995                 info->flags |= ASYNC_CHECK_CD;
1996
1997         /* process tty input control flags */
1998
1999         info->read_status_mask = RXSTATUS_OVERRUN;
2000         if (I_INPCK(info->tty))
2001                 info->read_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
2002         if (I_BRKINT(info->tty) || I_PARMRK(info->tty))
2003                 info->read_status_mask |= RXSTATUS_BREAK_RECEIVED;
2004
2005         if (I_IGNPAR(info->tty))
2006                 info->ignore_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
2007         if (I_IGNBRK(info->tty)) {
2008                 info->ignore_status_mask |= RXSTATUS_BREAK_RECEIVED;
2009                 /* If ignoring parity and break indicators, ignore
2010                  * overruns too.  (For real raw support).
2011                  */
2012                 if (I_IGNPAR(info->tty))
2013                         info->ignore_status_mask |= RXSTATUS_OVERRUN;
2014         }
2015
2016         mgsl_program_hw(info);
2017
2018 }       /* end of mgsl_change_params() */
2019
2020 /* mgsl_put_char()
2021  *
2022  *      Add a character to the transmit buffer.
2023  *
2024  * Arguments:           tty     pointer to tty information structure
2025  *                      ch      character to add to transmit buffer
2026  *
2027  * Return Value:        None
2028  */
2029 static void mgsl_put_char(struct tty_struct *tty, unsigned char ch)
2030 {
2031         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2032         unsigned long flags;
2033
2034         if ( debug_level >= DEBUG_LEVEL_INFO ) {
2035                 printk( "%s(%d):mgsl_put_char(%d) on %s\n",
2036                         __FILE__,__LINE__,ch,info->device_name);
2037         }
2038
2039         if (mgsl_paranoia_check(info, tty->name, "mgsl_put_char"))
2040                 return;
2041
2042         if (!tty || !info->xmit_buf)
2043                 return;
2044
2045         spin_lock_irqsave(&info->irq_spinlock,flags);
2046
2047         if ( (info->params.mode == MGSL_MODE_ASYNC ) || !info->tx_active ) {
2048
2049                 if (info->xmit_cnt < SERIAL_XMIT_SIZE - 1) {
2050                         info->xmit_buf[info->xmit_head++] = ch;
2051                         info->xmit_head &= SERIAL_XMIT_SIZE-1;
2052                         info->xmit_cnt++;
2053                 }
2054         }
2055
2056         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2057
2058 }       /* end of mgsl_put_char() */
2059
2060 /* mgsl_flush_chars()
2061  *
2062  *      Enable transmitter so remaining characters in the
2063  *      transmit buffer are sent.
2064  *
2065  * Arguments:           tty     pointer to tty information structure
2066  * Return Value:        None
2067  */
2068 static void mgsl_flush_chars(struct tty_struct *tty)
2069 {
2070         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2071         unsigned long flags;
2072
2073         if ( debug_level >= DEBUG_LEVEL_INFO )
2074                 printk( "%s(%d):mgsl_flush_chars() entry on %s xmit_cnt=%d\n",
2075                         __FILE__,__LINE__,info->device_name,info->xmit_cnt);
2076
2077         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_chars"))
2078                 return;
2079
2080         if (info->xmit_cnt <= 0 || tty->stopped || tty->hw_stopped ||
2081             !info->xmit_buf)
2082                 return;
2083
2084         if ( debug_level >= DEBUG_LEVEL_INFO )
2085                 printk( "%s(%d):mgsl_flush_chars() entry on %s starting transmitter\n",
2086                         __FILE__,__LINE__,info->device_name );
2087
2088         spin_lock_irqsave(&info->irq_spinlock,flags);
2089
2090         if (!info->tx_active) {
2091                 if ( (info->params.mode == MGSL_MODE_HDLC ||
2092                         info->params.mode == MGSL_MODE_RAW) && info->xmit_cnt ) {
2093                         /* operating in synchronous (frame oriented) mode */
2094                         /* copy data from circular xmit_buf to */
2095                         /* transmit DMA buffer. */
2096                         mgsl_load_tx_dma_buffer(info,
2097                                  info->xmit_buf,info->xmit_cnt);
2098                 }
2099                 usc_start_transmitter(info);
2100         }
2101
2102         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2103
2104 }       /* end of mgsl_flush_chars() */
2105
2106 /* mgsl_write()
2107  *
2108  *      Send a block of data
2109  *
2110  * Arguments:
2111  *
2112  *      tty             pointer to tty information structure
2113  *      buf             pointer to buffer containing send data
2114  *      count           size of send data in bytes
2115  *
2116  * Return Value:        number of characters written
2117  */
2118 static int mgsl_write(struct tty_struct * tty,
2119                     const unsigned char *buf, int count)
2120 {
2121         int     c, ret = 0;
2122         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2123         unsigned long flags;
2124
2125         if ( debug_level >= DEBUG_LEVEL_INFO )
2126                 printk( "%s(%d):mgsl_write(%s) count=%d\n",
2127                         __FILE__,__LINE__,info->device_name,count);
2128
2129         if (mgsl_paranoia_check(info, tty->name, "mgsl_write"))
2130                 goto cleanup;
2131
2132         if (!tty || !info->xmit_buf)
2133                 goto cleanup;
2134
2135         if ( info->params.mode == MGSL_MODE_HDLC ||
2136                         info->params.mode == MGSL_MODE_RAW ) {
2137                 /* operating in synchronous (frame oriented) mode */
2138                 /* operating in synchronous (frame oriented) mode */
2139                 if (info->tx_active) {
2140
2141                         if ( info->params.mode == MGSL_MODE_HDLC ) {
2142                                 ret = 0;
2143                                 goto cleanup;
2144                         }
2145                         /* transmitter is actively sending data -
2146                          * if we have multiple transmit dma and
2147                          * holding buffers, attempt to queue this
2148                          * frame for transmission at a later time.
2149                          */
2150                         if (info->tx_holding_count >= info->num_tx_holding_buffers ) {
2151                                 /* no tx holding buffers available */
2152                                 ret = 0;
2153                                 goto cleanup;
2154                         }
2155
2156                         /* queue transmit frame request */
2157                         ret = count;
2158                         save_tx_buffer_request(info,buf,count);
2159
2160                         /* if we have sufficient tx dma buffers,
2161                          * load the next buffered tx request
2162                          */
2163                         spin_lock_irqsave(&info->irq_spinlock,flags);
2164                         load_next_tx_holding_buffer(info);
2165                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2166                         goto cleanup;
2167                 }
2168
2169                 /* if operating in HDLC LoopMode and the adapter  */
2170                 /* has yet to be inserted into the loop, we can't */
2171                 /* transmit                                       */
2172
2173                 if ( (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) &&
2174                         !usc_loopmode_active(info) )
2175                 {
2176                         ret = 0;
2177                         goto cleanup;
2178                 }
2179
2180                 if ( info->xmit_cnt ) {
2181                         /* Send accumulated from send_char() calls */
2182                         /* as frame and wait before accepting more data. */
2183                         ret = 0;
2184
2185                         /* copy data from circular xmit_buf to */
2186                         /* transmit DMA buffer. */
2187                         mgsl_load_tx_dma_buffer(info,
2188                                 info->xmit_buf,info->xmit_cnt);
2189                         if ( debug_level >= DEBUG_LEVEL_INFO )
2190                                 printk( "%s(%d):mgsl_write(%s) sync xmit_cnt flushing\n",
2191                                         __FILE__,__LINE__,info->device_name);
2192                 } else {
2193                         if ( debug_level >= DEBUG_LEVEL_INFO )
2194                                 printk( "%s(%d):mgsl_write(%s) sync transmit accepted\n",
2195                                         __FILE__,__LINE__,info->device_name);
2196                         ret = count;
2197                         info->xmit_cnt = count;
2198                         mgsl_load_tx_dma_buffer(info,buf,count);
2199                 }
2200         } else {
2201                 while (1) {
2202                         spin_lock_irqsave(&info->irq_spinlock,flags);
2203                         c = min_t(int, count,
2204                                 min(SERIAL_XMIT_SIZE - info->xmit_cnt - 1,
2205                                     SERIAL_XMIT_SIZE - info->xmit_head));
2206                         if (c <= 0) {
2207                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2208                                 break;
2209                         }
2210                         memcpy(info->xmit_buf + info->xmit_head, buf, c);
2211                         info->xmit_head = ((info->xmit_head + c) &
2212                                            (SERIAL_XMIT_SIZE-1));
2213                         info->xmit_cnt += c;
2214                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2215                         buf += c;
2216                         count -= c;
2217                         ret += c;
2218                 }
2219         }
2220
2221         if (info->xmit_cnt && !tty->stopped && !tty->hw_stopped) {
2222                 spin_lock_irqsave(&info->irq_spinlock,flags);
2223                 if (!info->tx_active)
2224                         usc_start_transmitter(info);
2225                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2226         }
2227 cleanup:
2228         if ( debug_level >= DEBUG_LEVEL_INFO )
2229                 printk( "%s(%d):mgsl_write(%s) returning=%d\n",
2230                         __FILE__,__LINE__,info->device_name,ret);
2231
2232         return ret;
2233
2234 }       /* end of mgsl_write() */
2235
2236 /* mgsl_write_room()
2237  *
2238  *      Return the count of free bytes in transmit buffer
2239  *
2240  * Arguments:           tty     pointer to tty info structure
2241  * Return Value:        None
2242  */
2243 static int mgsl_write_room(struct tty_struct *tty)
2244 {
2245         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2246         int     ret;
2247
2248         if (mgsl_paranoia_check(info, tty->name, "mgsl_write_room"))
2249                 return 0;
2250         ret = SERIAL_XMIT_SIZE - info->xmit_cnt - 1;
2251         if (ret < 0)
2252                 ret = 0;
2253
2254         if (debug_level >= DEBUG_LEVEL_INFO)
2255                 printk("%s(%d):mgsl_write_room(%s)=%d\n",
2256                          __FILE__,__LINE__, info->device_name,ret );
2257
2258         if ( info->params.mode == MGSL_MODE_HDLC ||
2259                 info->params.mode == MGSL_MODE_RAW ) {
2260                 /* operating in synchronous (frame oriented) mode */
2261                 if ( info->tx_active )
2262                         return 0;
2263                 else
2264                         return HDLC_MAX_FRAME_SIZE;
2265         }
2266
2267         return ret;
2268
2269 }       /* end of mgsl_write_room() */
2270
2271 /* mgsl_chars_in_buffer()
2272  *
2273  *      Return the count of bytes in transmit buffer
2274  *
2275  * Arguments:           tty     pointer to tty info structure
2276  * Return Value:        None
2277  */
2278 static int mgsl_chars_in_buffer(struct tty_struct *tty)
2279 {
2280         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2281
2282         if (debug_level >= DEBUG_LEVEL_INFO)
2283                 printk("%s(%d):mgsl_chars_in_buffer(%s)\n",
2284                          __FILE__,__LINE__, info->device_name );
2285
2286         if (mgsl_paranoia_check(info, tty->name, "mgsl_chars_in_buffer"))
2287                 return 0;
2288
2289         if (debug_level >= DEBUG_LEVEL_INFO)
2290                 printk("%s(%d):mgsl_chars_in_buffer(%s)=%d\n",
2291                          __FILE__,__LINE__, info->device_name,info->xmit_cnt );
2292
2293         if ( info->params.mode == MGSL_MODE_HDLC ||
2294                 info->params.mode == MGSL_MODE_RAW ) {
2295                 /* operating in synchronous (frame oriented) mode */
2296                 if ( info->tx_active )
2297                         return info->max_frame_size;
2298                 else
2299                         return 0;
2300         }
2301
2302         return info->xmit_cnt;
2303 }       /* end of mgsl_chars_in_buffer() */
2304
2305 /* mgsl_flush_buffer()
2306  *
2307  *      Discard all data in the send buffer
2308  *
2309  * Arguments:           tty     pointer to tty info structure
2310  * Return Value:        None
2311  */
2312 static void mgsl_flush_buffer(struct tty_struct *tty)
2313 {
2314         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2315         unsigned long flags;
2316
2317         if (debug_level >= DEBUG_LEVEL_INFO)
2318                 printk("%s(%d):mgsl_flush_buffer(%s) entry\n",
2319                          __FILE__,__LINE__, info->device_name );
2320
2321         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_buffer"))
2322                 return;
2323
2324         spin_lock_irqsave(&info->irq_spinlock,flags);
2325         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
2326         del_timer(&info->tx_timer);
2327         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2328
2329         tty_wakeup(tty);
2330 }
2331
2332 /* mgsl_send_xchar()
2333  *
2334  *      Send a high-priority XON/XOFF character
2335  *
2336  * Arguments:           tty     pointer to tty info structure
2337  *                      ch      character to send
2338  * Return Value:        None
2339  */
2340 static void mgsl_send_xchar(struct tty_struct *tty, char ch)
2341 {
2342         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2343         unsigned long flags;
2344
2345         if (debug_level >= DEBUG_LEVEL_INFO)
2346                 printk("%s(%d):mgsl_send_xchar(%s,%d)\n",
2347                          __FILE__,__LINE__, info->device_name, ch );
2348
2349         if (mgsl_paranoia_check(info, tty->name, "mgsl_send_xchar"))
2350                 return;
2351
2352         info->x_char = ch;
2353         if (ch) {
2354                 /* Make sure transmit interrupts are on */
2355                 spin_lock_irqsave(&info->irq_spinlock,flags);
2356                 if (!info->tx_enabled)
2357                         usc_start_transmitter(info);
2358                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2359         }
2360 }       /* end of mgsl_send_xchar() */
2361
2362 /* mgsl_throttle()
2363  *
2364  *      Signal remote device to throttle send data (our receive data)
2365  *
2366  * Arguments:           tty     pointer to tty info structure
2367  * Return Value:        None
2368  */
2369 static void mgsl_throttle(struct tty_struct * tty)
2370 {
2371         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2372         unsigned long flags;
2373
2374         if (debug_level >= DEBUG_LEVEL_INFO)
2375                 printk("%s(%d):mgsl_throttle(%s) entry\n",
2376                          __FILE__,__LINE__, info->device_name );
2377
2378         if (mgsl_paranoia_check(info, tty->name, "mgsl_throttle"))
2379                 return;
2380
2381         if (I_IXOFF(tty))
2382                 mgsl_send_xchar(tty, STOP_CHAR(tty));
2383
2384         if (tty->termios->c_cflag & CRTSCTS) {
2385                 spin_lock_irqsave(&info->irq_spinlock,flags);
2386                 info->serial_signals &= ~SerialSignal_RTS;
2387                 usc_set_serial_signals(info);
2388                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2389         }
2390 }       /* end of mgsl_throttle() */
2391
2392 /* mgsl_unthrottle()
2393  *
2394  *      Signal remote device to stop throttling send data (our receive data)
2395  *
2396  * Arguments:           tty     pointer to tty info structure
2397  * Return Value:        None
2398  */
2399 static void mgsl_unthrottle(struct tty_struct * tty)
2400 {
2401         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2402         unsigned long flags;
2403
2404         if (debug_level >= DEBUG_LEVEL_INFO)
2405                 printk("%s(%d):mgsl_unthrottle(%s) entry\n",
2406                          __FILE__,__LINE__, info->device_name );
2407
2408         if (mgsl_paranoia_check(info, tty->name, "mgsl_unthrottle"))
2409                 return;
2410
2411         if (I_IXOFF(tty)) {
2412                 if (info->x_char)
2413                         info->x_char = 0;
2414                 else
2415                         mgsl_send_xchar(tty, START_CHAR(tty));
2416         }
2417
2418         if (tty->termios->c_cflag & CRTSCTS) {
2419                 spin_lock_irqsave(&info->irq_spinlock,flags);
2420                 info->serial_signals |= SerialSignal_RTS;
2421                 usc_set_serial_signals(info);
2422                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2423         }
2424
2425 }       /* end of mgsl_unthrottle() */
2426
2427 /* mgsl_get_stats()
2428  *
2429  *      get the current serial parameters information
2430  *
2431  * Arguments:   info            pointer to device instance data
2432  *              user_icount     pointer to buffer to hold returned stats
2433  *
2434  * Return Value:        0 if success, otherwise error code
2435  */
2436 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount __user *user_icount)
2437 {
2438         int err;
2439
2440         if (debug_level >= DEBUG_LEVEL_INFO)
2441                 printk("%s(%d):mgsl_get_params(%s)\n",
2442                          __FILE__,__LINE__, info->device_name);
2443
2444         if (!user_icount) {
2445                 memset(&info->icount, 0, sizeof(info->icount));
2446         } else {
2447                 COPY_TO_USER(err, user_icount, &info->icount, sizeof(struct mgsl_icount));
2448                 if (err)
2449                         return -EFAULT;
2450         }
2451
2452         return 0;
2453
2454 }       /* end of mgsl_get_stats() */
2455
2456 /* mgsl_get_params()
2457  *
2458  *      get the current serial parameters information
2459  *
2460  * Arguments:   info            pointer to device instance data
2461  *              user_params     pointer to buffer to hold returned params
2462  *
2463  * Return Value:        0 if success, otherwise error code
2464  */
2465 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS __user *user_params)
2466 {
2467         int err;
2468         if (debug_level >= DEBUG_LEVEL_INFO)
2469                 printk("%s(%d):mgsl_get_params(%s)\n",
2470                          __FILE__,__LINE__, info->device_name);
2471
2472         COPY_TO_USER(err,user_params, &info->params, sizeof(MGSL_PARAMS));
2473         if (err) {
2474                 if ( debug_level >= DEBUG_LEVEL_INFO )
2475                         printk( "%s(%d):mgsl_get_params(%s) user buffer copy failed\n",
2476                                 __FILE__,__LINE__,info->device_name);
2477                 return -EFAULT;
2478         }
2479
2480         return 0;
2481
2482 }       /* end of mgsl_get_params() */
2483
2484 /* mgsl_set_params()
2485  *
2486  *      set the serial parameters
2487  *
2488  * Arguments:
2489  *
2490  *      info            pointer to device instance data
2491  *      new_params      user buffer containing new serial params
2492  *
2493  * Return Value:        0 if success, otherwise error code
2494  */
2495 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS __user *new_params)
2496 {
2497         unsigned long flags;
2498         MGSL_PARAMS tmp_params;
2499         int err;
2500
2501         if (debug_level >= DEBUG_LEVEL_INFO)
2502                 printk("%s(%d):mgsl_set_params %s\n", __FILE__,__LINE__,
2503                         info->device_name );
2504         COPY_FROM_USER(err,&tmp_params, new_params, sizeof(MGSL_PARAMS));
2505         if (err) {
2506                 if ( debug_level >= DEBUG_LEVEL_INFO )
2507                         printk( "%s(%d):mgsl_set_params(%s) user buffer copy failed\n",
2508                                 __FILE__,__LINE__,info->device_name);
2509                 return -EFAULT;
2510         }
2511
2512         spin_lock_irqsave(&info->irq_spinlock,flags);
2513         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
2514         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2515
2516         mgsl_change_params(info);
2517
2518         return 0;
2519
2520 }       /* end of mgsl_set_params() */
2521
2522 /* mgsl_get_txidle()
2523  *
2524  *      get the current transmit idle mode
2525  *
2526  * Arguments:   info            pointer to device instance data
2527  *              idle_mode       pointer to buffer to hold returned idle mode
2528  *
2529  * Return Value:        0 if success, otherwise error code
2530  */
2531 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode)
2532 {
2533         int err;
2534
2535         if (debug_level >= DEBUG_LEVEL_INFO)
2536                 printk("%s(%d):mgsl_get_txidle(%s)=%d\n",
2537                          __FILE__,__LINE__, info->device_name, info->idle_mode);
2538
2539         COPY_TO_USER(err,idle_mode, &info->idle_mode, sizeof(int));
2540         if (err) {
2541                 if ( debug_level >= DEBUG_LEVEL_INFO )
2542                         printk( "%s(%d):mgsl_get_txidle(%s) user buffer copy failed\n",
2543                                 __FILE__,__LINE__,info->device_name);
2544                 return -EFAULT;
2545         }
2546
2547         return 0;
2548
2549 }       /* end of mgsl_get_txidle() */
2550
2551 /* mgsl_set_txidle()    service ioctl to set transmit idle mode
2552  *
2553  * Arguments:           info            pointer to device instance data
2554  *                      idle_mode       new idle mode
2555  *
2556  * Return Value:        0 if success, otherwise error code
2557  */
2558 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode)
2559 {
2560         unsigned long flags;
2561
2562         if (debug_level >= DEBUG_LEVEL_INFO)
2563                 printk("%s(%d):mgsl_set_txidle(%s,%d)\n", __FILE__,__LINE__,
2564                         info->device_name, idle_mode );
2565
2566         spin_lock_irqsave(&info->irq_spinlock,flags);
2567         info->idle_mode = idle_mode;
2568         usc_set_txidle( info );
2569         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2570         return 0;
2571
2572 }       /* end of mgsl_set_txidle() */
2573
2574 /* mgsl_txenable()
2575  *
2576  *      enable or disable the transmitter
2577  *
2578  * Arguments:
2579  *
2580  *      info            pointer to device instance data
2581  *      enable          1 = enable, 0 = disable
2582  *
2583  * Return Value:        0 if success, otherwise error code
2584  */
2585 static int mgsl_txenable(struct mgsl_struct * info, int enable)
2586 {
2587         unsigned long flags;
2588
2589         if (debug_level >= DEBUG_LEVEL_INFO)
2590                 printk("%s(%d):mgsl_txenable(%s,%d)\n", __FILE__,__LINE__,
2591                         info->device_name, enable);
2592
2593         spin_lock_irqsave(&info->irq_spinlock,flags);
2594         if ( enable ) {
2595                 if ( !info->tx_enabled ) {
2596
2597                         usc_start_transmitter(info);
2598                         /*--------------------------------------------------
2599                          * if HDLC/SDLC Loop mode, attempt to insert the
2600                          * station in the 'loop' by setting CMR:13. Upon
2601                          * receipt of the next GoAhead (RxAbort) sequence,
2602                          * the OnLoop indicator (CCSR:7) should go active
2603                          * to indicate that we are on the loop
2604                          *--------------------------------------------------*/
2605                         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2606                                 usc_loopmode_insert_request( info );
2607                 }
2608         } else {
2609                 if ( info->tx_enabled )
2610                         usc_stop_transmitter(info);
2611         }
2612         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2613         return 0;
2614
2615 }       /* end of mgsl_txenable() */
2616
2617 /* mgsl_txabort()       abort send HDLC frame
2618  *
2619  * Arguments:           info            pointer to device instance data
2620  * Return Value:        0 if success, otherwise error code
2621  */
2622 static int mgsl_txabort(struct mgsl_struct * info)
2623 {
2624         unsigned long flags;
2625
2626         if (debug_level >= DEBUG_LEVEL_INFO)
2627                 printk("%s(%d):mgsl_txabort(%s)\n", __FILE__,__LINE__,
2628                         info->device_name);
2629
2630         spin_lock_irqsave(&info->irq_spinlock,flags);
2631         if ( info->tx_active && info->params.mode == MGSL_MODE_HDLC )
2632         {
2633                 if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2634                         usc_loopmode_cancel_transmit( info );
2635                 else
2636                         usc_TCmd(info,TCmd_SendAbort);
2637         }
2638         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2639         return 0;
2640
2641 }       /* end of mgsl_txabort() */
2642
2643 /* mgsl_rxenable()      enable or disable the receiver
2644  *
2645  * Arguments:           info            pointer to device instance data
2646  *                      enable          1 = enable, 0 = disable
2647  * Return Value:        0 if success, otherwise error code
2648  */
2649 static int mgsl_rxenable(struct mgsl_struct * info, int enable)
2650 {
2651         unsigned long flags;
2652
2653         if (debug_level >= DEBUG_LEVEL_INFO)
2654                 printk("%s(%d):mgsl_rxenable(%s,%d)\n", __FILE__,__LINE__,
2655                         info->device_name, enable);
2656
2657         spin_lock_irqsave(&info->irq_spinlock,flags);
2658         if ( enable ) {
2659                 if ( !info->rx_enabled )
2660                         usc_start_receiver(info);
2661         } else {
2662                 if ( info->rx_enabled )
2663                         usc_stop_receiver(info);
2664         }
2665         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2666         return 0;
2667
2668 }       /* end of mgsl_rxenable() */
2669
2670 /* mgsl_wait_event()    wait for specified event to occur
2671  *
2672  * Arguments:           info    pointer to device instance data
2673  *                      mask    pointer to bitmask of events to wait for
2674  * Return Value:        0       if successful and bit mask updated with
2675  *                              of events triggerred,
2676  *                      otherwise error code
2677  */
2678 static int mgsl_wait_event(struct mgsl_struct * info, int __user * mask_ptr)
2679 {
2680         unsigned long flags;
2681         int s;
2682         int rc=0;
2683         struct mgsl_icount cprev, cnow;
2684         int events;
2685         int mask;
2686         struct  _input_signal_events oldsigs, newsigs;
2687         DECLARE_WAITQUEUE(wait, current);
2688
2689         COPY_FROM_USER(rc,&mask, mask_ptr, sizeof(int));
2690         if (rc) {
2691                 return  -EFAULT;
2692         }
2693
2694         if (debug_level >= DEBUG_LEVEL_INFO)
2695                 printk("%s(%d):mgsl_wait_event(%s,%d)\n", __FILE__,__LINE__,
2696                         info->device_name, mask);
2697
2698         spin_lock_irqsave(&info->irq_spinlock,flags);
2699
2700         /* return immediately if state matches requested events */
2701         usc_get_serial_signals(info);
2702         s = info->serial_signals;
2703         events = mask &
2704                 ( ((s & SerialSignal_DSR) ? MgslEvent_DsrActive:MgslEvent_DsrInactive) +
2705                   ((s & SerialSignal_DCD) ? MgslEvent_DcdActive:MgslEvent_DcdInactive) +
2706                   ((s & SerialSignal_CTS) ? MgslEvent_CtsActive:MgslEvent_CtsInactive) +
2707                   ((s & SerialSignal_RI)  ? MgslEvent_RiActive :MgslEvent_RiInactive) );
2708         if (events) {
2709                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2710                 goto exit;
2711         }
2712
2713         /* save current irq counts */
2714         cprev = info->icount;
2715         oldsigs = info->input_signal_events;
2716
2717         /* enable hunt and idle irqs if needed */
2718         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2719                 u16 oldreg = usc_InReg(info,RICR);
2720                 u16 newreg = oldreg +
2721                          (mask & MgslEvent_ExitHuntMode ? RXSTATUS_EXITED_HUNT:0) +
2722                          (mask & MgslEvent_IdleReceived ? RXSTATUS_IDLE_RECEIVED:0);
2723                 if (oldreg != newreg)
2724                         usc_OutReg(info, RICR, newreg);
2725         }
2726
2727         set_current_state(TASK_INTERRUPTIBLE);
2728         add_wait_queue(&info->event_wait_q, &wait);
2729
2730         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2731
2732
2733         for(;;) {
2734                 schedule();
2735                 if (signal_pending(current)) {
2736                         rc = -ERESTARTSYS;
2737                         break;
2738                 }
2739
2740                 /* get current irq counts */
2741                 spin_lock_irqsave(&info->irq_spinlock,flags);
2742                 cnow = info->icount;
2743                 newsigs = info->input_signal_events;
2744                 set_current_state(TASK_INTERRUPTIBLE);
2745                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2746
2747                 /* if no change, wait aborted for some reason */
2748                 if (newsigs.dsr_up   == oldsigs.dsr_up   &&
2749                     newsigs.dsr_down == oldsigs.dsr_down &&
2750                     newsigs.dcd_up   == oldsigs.dcd_up   &&
2751                     newsigs.dcd_down == oldsigs.dcd_down &&
2752                     newsigs.cts_up   == oldsigs.cts_up   &&
2753                     newsigs.cts_down == oldsigs.cts_down &&
2754                     newsigs.ri_up    == oldsigs.ri_up    &&
2755                     newsigs.ri_down  == oldsigs.ri_down  &&
2756                     cnow.exithunt    == cprev.exithunt   &&
2757                     cnow.rxidle      == cprev.rxidle) {
2758                         rc = -EIO;
2759                         break;
2760                 }
2761
2762                 events = mask &
2763                         ( (newsigs.dsr_up   != oldsigs.dsr_up   ? MgslEvent_DsrActive:0)   +
2764                         (newsigs.dsr_down != oldsigs.dsr_down ? MgslEvent_DsrInactive:0) +
2765                         (newsigs.dcd_up   != oldsigs.dcd_up   ? MgslEvent_DcdActive:0)   +
2766                         (newsigs.dcd_down != oldsigs.dcd_down ? MgslEvent_DcdInactive:0) +
2767                         (newsigs.cts_up   != oldsigs.cts_up   ? MgslEvent_CtsActive:0)   +
2768                         (newsigs.cts_down != oldsigs.cts_down ? MgslEvent_CtsInactive:0) +
2769                         (newsigs.ri_up    != oldsigs.ri_up    ? MgslEvent_RiActive:0)    +
2770                         (newsigs.ri_down  != oldsigs.ri_down  ? MgslEvent_RiInactive:0)  +
2771                         (cnow.exithunt    != cprev.exithunt   ? MgslEvent_ExitHuntMode:0) +
2772                           (cnow.rxidle      != cprev.rxidle     ? MgslEvent_IdleReceived:0) );
2773                 if (events)
2774                         break;
2775
2776                 cprev = cnow;
2777                 oldsigs = newsigs;
2778         }
2779
2780         remove_wait_queue(&info->event_wait_q, &wait);
2781         set_current_state(TASK_RUNNING);
2782
2783         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2784                 spin_lock_irqsave(&info->irq_spinlock,flags);
2785                 if (!waitqueue_active(&info->event_wait_q)) {
2786                         /* disable enable exit hunt mode/idle rcvd IRQs */
2787                         usc_OutReg(info, RICR, usc_InReg(info,RICR) &
2788                                 ~(RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED));
2789                 }
2790                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2791         }
2792 exit:
2793         if ( rc == 0 )
2794                 PUT_USER(rc, events, mask_ptr);
2795
2796         return rc;
2797
2798 }       /* end of mgsl_wait_event() */
2799
2800 static int modem_input_wait(struct mgsl_struct *info,int arg)
2801 {
2802         unsigned long flags;
2803         int rc;
2804         struct mgsl_icount cprev, cnow;
2805         DECLARE_WAITQUEUE(wait, current);
2806
2807         /* save current irq counts */
2808         spin_lock_irqsave(&info->irq_spinlock,flags);
2809         cprev = info->icount;
2810         add_wait_queue(&info->status_event_wait_q, &wait);
2811         set_current_state(TASK_INTERRUPTIBLE);
2812         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2813
2814         for(;;) {
2815                 schedule();
2816                 if (signal_pending(current)) {
2817                         rc = -ERESTARTSYS;
2818                         break;
2819                 }
2820
2821                 /* get new irq counts */
2822                 spin_lock_irqsave(&info->irq_spinlock,flags);
2823                 cnow = info->icount;
2824                 set_current_state(TASK_INTERRUPTIBLE);
2825                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2826
2827                 /* if no change, wait aborted for some reason */
2828                 if (cnow.rng == cprev.rng && cnow.dsr == cprev.dsr &&
2829                     cnow.dcd == cprev.dcd && cnow.cts == cprev.cts) {
2830                         rc = -EIO;
2831                         break;
2832                 }
2833
2834                 /* check for change in caller specified modem input */
2835                 if ((arg & TIOCM_RNG && cnow.rng != cprev.rng) ||
2836                     (arg & TIOCM_DSR && cnow.dsr != cprev.dsr) ||
2837                     (arg & TIOCM_CD  && cnow.dcd != cprev.dcd) ||
2838                     (arg & TIOCM_CTS && cnow.cts != cprev.cts)) {
2839                         rc = 0;
2840                         break;
2841                 }
2842
2843                 cprev = cnow;
2844         }
2845         remove_wait_queue(&info->status_event_wait_q, &wait);
2846         set_current_state(TASK_RUNNING);
2847         return rc;
2848 }
2849
2850 /* return the state of the serial control and status signals
2851  */
2852 static int tiocmget(struct tty_struct *tty, struct file *file)
2853 {
2854         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2855         unsigned int result;
2856         unsigned long flags;
2857
2858         spin_lock_irqsave(&info->irq_spinlock,flags);
2859         usc_get_serial_signals(info);
2860         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2861
2862         result = ((info->serial_signals & SerialSignal_RTS) ? TIOCM_RTS:0) +
2863                 ((info->serial_signals & SerialSignal_DTR) ? TIOCM_DTR:0) +
2864                 ((info->serial_signals & SerialSignal_DCD) ? TIOCM_CAR:0) +
2865                 ((info->serial_signals & SerialSignal_RI)  ? TIOCM_RNG:0) +
2866                 ((info->serial_signals & SerialSignal_DSR) ? TIOCM_DSR:0) +
2867                 ((info->serial_signals & SerialSignal_CTS) ? TIOCM_CTS:0);
2868
2869         if (debug_level >= DEBUG_LEVEL_INFO)
2870                 printk("%s(%d):%s tiocmget() value=%08X\n",
2871                          __FILE__,__LINE__, info->device_name, result );
2872         return result;
2873 }
2874
2875 /* set modem control signals (DTR/RTS)
2876  */
2877 static int tiocmset(struct tty_struct *tty, struct file *file,
2878                     unsigned int set, unsigned int clear)
2879 {
2880         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2881         unsigned long flags;
2882
2883         if (debug_level >= DEBUG_LEVEL_INFO)
2884                 printk("%s(%d):%s tiocmset(%x,%x)\n",
2885                         __FILE__,__LINE__,info->device_name, set, clear);
2886
2887         if (set & TIOCM_RTS)
2888                 info->serial_signals |= SerialSignal_RTS;
2889         if (set & TIOCM_DTR)
2890                 info->serial_signals |= SerialSignal_DTR;
2891         if (clear & TIOCM_RTS)
2892                 info->serial_signals &= ~SerialSignal_RTS;
2893         if (clear & TIOCM_DTR)
2894                 info->serial_signals &= ~SerialSignal_DTR;
2895
2896         spin_lock_irqsave(&info->irq_spinlock,flags);
2897         usc_set_serial_signals(info);
2898         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2899
2900         return 0;
2901 }
2902
2903 /* mgsl_break()         Set or clear transmit break condition
2904  *
2905  * Arguments:           tty             pointer to tty instance data
2906  *                      break_state     -1=set break condition, 0=clear
2907  * Return Value:        None
2908  */
2909 static void mgsl_break(struct tty_struct *tty, int break_state)
2910 {
2911         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2912         unsigned long flags;
2913
2914         if (debug_level >= DEBUG_LEVEL_INFO)
2915                 printk("%s(%d):mgsl_break(%s,%d)\n",
2916                          __FILE__,__LINE__, info->device_name, break_state);
2917
2918         if (mgsl_paranoia_check(info, tty->name, "mgsl_break"))
2919                 return;
2920
2921         spin_lock_irqsave(&info->irq_spinlock,flags);
2922         if (break_state == -1)
2923                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) | BIT7));
2924         else
2925                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) & ~BIT7));
2926         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2927
2928 }       /* end of mgsl_break() */
2929
2930 /* mgsl_ioctl() Service an IOCTL request
2931  *
2932  * Arguments:
2933  *
2934  *      tty     pointer to tty instance data
2935  *      file    pointer to associated file object for device
2936  *      cmd     IOCTL command code
2937  *      arg     command argument/context
2938  *
2939  * Return Value:        0 if success, otherwise error code
2940  */
2941 static int mgsl_ioctl(struct tty_struct *tty, struct file * file,
2942                     unsigned int cmd, unsigned long arg)
2943 {
2944         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2945         int ret;
2946
2947         if (debug_level >= DEBUG_LEVEL_INFO)
2948                 printk("%s(%d):mgsl_ioctl %s cmd=%08X\n", __FILE__,__LINE__,
2949                         info->device_name, cmd );
2950
2951         if (mgsl_paranoia_check(info, tty->name, "mgsl_ioctl"))
2952                 return -ENODEV;
2953
2954         if ((cmd != TIOCGSERIAL) && (cmd != TIOCSSERIAL) &&
2955             (cmd != TIOCMIWAIT) && (cmd != TIOCGICOUNT)) {
2956                 if (tty->flags & (1 << TTY_IO_ERROR))
2957                     return -EIO;
2958         }
2959
2960         lock_kernel();
2961         ret = mgsl_ioctl_common(info, cmd, arg);
2962         unlock_kernel();
2963         return ret;
2964 }
2965
2966 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg)
2967 {
2968         int error;
2969         struct mgsl_icount cnow;        /* kernel counter temps */
2970         void __user *argp = (void __user *)arg;
2971         struct serial_icounter_struct __user *p_cuser;  /* user space */
2972         unsigned long flags;
2973
2974         switch (cmd) {
2975                 case MGSL_IOCGPARAMS:
2976                         return mgsl_get_params(info, argp);
2977                 case MGSL_IOCSPARAMS:
2978                         return mgsl_set_params(info, argp);
2979                 case MGSL_IOCGTXIDLE:
2980                         return mgsl_get_txidle(info, argp);
2981                 case MGSL_IOCSTXIDLE:
2982                         return mgsl_set_txidle(info,(int)arg);
2983                 case MGSL_IOCTXENABLE:
2984                         return mgsl_txenable(info,(int)arg);
2985                 case MGSL_IOCRXENABLE:
2986                         return mgsl_rxenable(info,(int)arg);
2987                 case MGSL_IOCTXABORT:
2988                         return mgsl_txabort(info);
2989                 case MGSL_IOCGSTATS:
2990                         return mgsl_get_stats(info, argp);
2991                 case MGSL_IOCWAITEVENT:
2992                         return mgsl_wait_event(info, argp);
2993                 case MGSL_IOCLOOPTXDONE:
2994                         return mgsl_loopmode_send_done(info);
2995                 /* Wait for modem input (DCD,RI,DSR,CTS) change
2996                  * as specified by mask in arg (TIOCM_RNG/DSR/CD/CTS)
2997                  */
2998                 case TIOCMIWAIT:
2999                         return modem_input_wait(info,(int)arg);
3000
3001                 /*
3002                  * Get counter of input serial line interrupts (DCD,RI,DSR,CTS)
3003                  * Return: write counters to the user passed counter struct
3004                  * NB: both 1->0 and 0->1 transitions are counted except for
3005                  *     RI where only 0->1 is counted.
3006                  */
3007                 case TIOCGICOUNT:
3008                         spin_lock_irqsave(&info->irq_spinlock,flags);
3009                         cnow = info->icount;
3010                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3011                         p_cuser = argp;
3012                         PUT_USER(error,cnow.cts, &p_cuser->cts);
3013                         if (error) return error;
3014                         PUT_USER(error,cnow.dsr, &p_cuser->dsr);
3015                         if (error) return error;
3016                         PUT_USER(error,cnow.rng, &p_cuser->rng);
3017                         if (error) return error;
3018                         PUT_USER(error,cnow.dcd, &p_cuser->dcd);
3019                         if (error) return error;
3020                         PUT_USER(error,cnow.rx, &p_cuser->rx);
3021                         if (error) return error;
3022                         PUT_USER(error,cnow.tx, &p_cuser->tx);
3023                         if (error) return error;
3024                         PUT_USER(error,cnow.frame, &p_cuser->frame);
3025                         if (error) return error;
3026                         PUT_USER(error,cnow.overrun, &p_cuser->overrun);
3027                         if (error) return error;
3028                         PUT_USER(error,cnow.parity, &p_cuser->parity);
3029                         if (error) return error;
3030                         PUT_USER(error,cnow.brk, &p_cuser->brk);
3031                         if (error) return error;
3032                         PUT_USER(error,cnow.buf_overrun, &p_cuser->buf_overrun);
3033                         if (error) return error;
3034                         return 0;
3035                 default:
3036                         return -ENOIOCTLCMD;
3037         }
3038         return 0;
3039 }
3040
3041 /* mgsl_set_termios()
3042  *
3043  *      Set new termios settings
3044  *
3045  * Arguments:
3046  *
3047  *      tty             pointer to tty structure
3048  *      termios         pointer to buffer to hold returned old termios
3049  *
3050  * Return Value:                None
3051  */
3052 static void mgsl_set_termios(struct tty_struct *tty, struct ktermios *old_termios)
3053 {
3054         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
3055         unsigned long flags;
3056
3057         if (debug_level >= DEBUG_LEVEL_INFO)
3058                 printk("%s(%d):mgsl_set_termios %s\n", __FILE__,__LINE__,
3059                         tty->driver->name );
3060
3061         mgsl_change_params(info);
3062
3063         /* Handle transition to B0 status */
3064         if (old_termios->c_cflag & CBAUD &&
3065             !(tty->termios->c_cflag & CBAUD)) {
3066                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
3067                 spin_lock_irqsave(&info->irq_spinlock,flags);
3068                 usc_set_serial_signals(info);
3069                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3070         }
3071
3072         /* Handle transition away from B0 status */
3073         if (!(old_termios->c_cflag & CBAUD) &&
3074             tty->termios->c_cflag & CBAUD) {
3075                 info->serial_signals |= SerialSignal_DTR;
3076                 if (!(tty->termios->c_cflag & CRTSCTS) ||
3077                     !test_bit(TTY_THROTTLED, &tty->flags)) {
3078                         info->serial_signals |= SerialSignal_RTS;
3079                 }
3080                 spin_lock_irqsave(&info->irq_spinlock,flags);
3081                 usc_set_serial_signals(info);
3082                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3083         }
3084
3085         /* Handle turning off CRTSCTS */
3086         if (old_termios->c_cflag & CRTSCTS &&
3087             !(tty->termios->c_cflag & CRTSCTS)) {
3088                 tty->hw_stopped = 0;
3089                 mgsl_start(tty);
3090         }
3091
3092 }       /* end of mgsl_set_termios() */
3093
3094 /* mgsl_close()
3095  *
3096  *      Called when port is closed. Wait for remaining data to be
3097  *      sent. Disable port and free resources.
3098  *
3099  * Arguments:
3100  *
3101  *      tty     pointer to open tty structure
3102  *      filp    pointer to open file object
3103  *
3104  * Return Value:        None
3105  */
3106 static void mgsl_close(struct tty_struct *tty, struct file * filp)
3107 {
3108         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3109
3110         if (mgsl_paranoia_check(info, tty->name, "mgsl_close"))
3111                 return;
3112
3113         if (debug_level >= DEBUG_LEVEL_INFO)
3114                 printk("%s(%d):mgsl_close(%s) entry, count=%d\n",
3115                          __FILE__,__LINE__, info->device_name, info->count);
3116
3117         if (!info->count)
3118                 return;
3119
3120         if (tty_hung_up_p(filp))
3121                 goto cleanup;
3122
3123         if ((tty->count == 1) && (info->count != 1)) {
3124                 /*
3125                  * tty->count is 1 and the tty structure will be freed.
3126                  * info->count should be one in this case.
3127                  * if it's not, correct it so that the port is shutdown.
3128                  */
3129                 printk("mgsl_close: bad refcount; tty->count is 1, "
3130                        "info->count is %d\n", info->count);
3131                 info->count = 1;
3132         }
3133
3134         info->count--;
3135
3136         /* if at least one open remaining, leave hardware active */
3137         if (info->count)
3138                 goto cleanup;
3139
3140         info->flags |= ASYNC_CLOSING;
3141
3142         /* set tty->closing to notify line discipline to
3143          * only process XON/XOFF characters. Only the N_TTY
3144          * discipline appears to use this (ppp does not).
3145          */
3146         tty->closing = 1;
3147
3148         /* wait for transmit data to clear all layers */
3149
3150         if (info->closing_wait != ASYNC_CLOSING_WAIT_NONE) {
3151                 if (debug_level >= DEBUG_LEVEL_INFO)
3152                         printk("%s(%d):mgsl_close(%s) calling tty_wait_until_sent\n",
3153                                  __FILE__,__LINE__, info->device_name );
3154                 tty_wait_until_sent(tty, info->closing_wait);
3155         }
3156
3157         if (info->flags & ASYNC_INITIALIZED)
3158                 mgsl_wait_until_sent(tty, info->timeout);
3159
3160         mgsl_flush_buffer(tty);
3161
3162         tty_ldisc_flush(tty);
3163
3164         shutdown(info);
3165
3166         tty->closing = 0;
3167         info->tty = NULL;
3168
3169         if (info->blocked_open) {
3170                 if (info->close_delay) {
3171                         msleep_interruptible(jiffies_to_msecs(info->close_delay));
3172                 }
3173                 wake_up_interruptible(&info->open_wait);
3174         }
3175
3176         info->flags &= ~(ASYNC_NORMAL_ACTIVE|ASYNC_CLOSING);
3177
3178         wake_up_interruptible(&info->close_wait);
3179
3180 cleanup:
3181         if (debug_level >= DEBUG_LEVEL_INFO)
3182                 printk("%s(%d):mgsl_close(%s) exit, count=%d\n", __FILE__,__LINE__,
3183                         tty->driver->name, info->count);
3184
3185 }       /* end of mgsl_close() */
3186
3187 /* mgsl_wait_until_sent()
3188  *
3189  *      Wait until the transmitter is empty.
3190  *
3191  * Arguments:
3192  *
3193  *      tty             pointer to tty info structure
3194  *      timeout         time to wait for send completion
3195  *
3196  * Return Value:        None
3197  */
3198 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout)
3199 {
3200         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3201         unsigned long orig_jiffies, char_time;
3202
3203         if (!info )
3204                 return;
3205
3206         if (debug_level >= DEBUG_LEVEL_INFO)
3207                 printk("%s(%d):mgsl_wait_until_sent(%s) entry\n",
3208                          __FILE__,__LINE__, info->device_name );
3209
3210         if (mgsl_paranoia_check(info, tty->name, "mgsl_wait_until_sent"))
3211                 return;
3212
3213         if (!(info->flags & ASYNC_INITIALIZED))
3214                 goto exit;
3215
3216         orig_jiffies = jiffies;
3217
3218         /* Set check interval to 1/5 of estimated time to
3219          * send a character, and make it at least 1. The check
3220          * interval should also be less than the timeout.
3221          * Note: use tight timings here to satisfy the NIST-PCTS.
3222          */
3223
3224         lock_kernel();
3225         if ( info->params.data_rate ) {
3226                 char_time = info->timeout/(32 * 5);
3227                 if (!char_time)
3228                         char_time++;
3229         } else
3230                 char_time = 1;
3231
3232         if (timeout)
3233                 char_time = min_t(unsigned long, char_time, timeout);
3234
3235         if ( info->params.mode == MGSL_MODE_HDLC ||
3236                 info->params.mode == MGSL_MODE_RAW ) {
3237                 while (info->tx_active) {
3238                         msleep_interruptible(jiffies_to_msecs(char_time));
3239                         if (signal_pending(current))
3240                                 break;
3241                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3242                                 break;
3243                 }
3244         } else {
3245                 while (!(usc_InReg(info,TCSR) & TXSTATUS_ALL_SENT) &&
3246                         info->tx_enabled) {
3247                         msleep_interruptible(jiffies_to_msecs(char_time));
3248                         if (signal_pending(current))
3249                                 break;
3250                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3251                                 break;
3252                 }
3253         }
3254         unlock_kernel();
3255
3256 exit:
3257         if (debug_level >= DEBUG_LEVEL_INFO)
3258                 printk("%s(%d):mgsl_wait_until_sent(%s) exit\n",
3259                          __FILE__,__LINE__, info->device_name );
3260
3261 }       /* end of mgsl_wait_until_sent() */
3262
3263 /* mgsl_hangup()
3264  *
3265  *      Called by tty_hangup() when a hangup is signaled.
3266  *      This is the same as to closing all open files for the port.
3267  *
3268  * Arguments:           tty     pointer to associated tty object
3269  * Return Value:        None
3270  */
3271 static void mgsl_hangup(struct tty_struct *tty)
3272 {
3273         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3274
3275         if (debug_level >= DEBUG_LEVEL_INFO)
3276                 printk("%s(%d):mgsl_hangup(%s)\n",
3277                          __FILE__,__LINE__, info->device_name );
3278
3279         if (mgsl_paranoia_check(info, tty->name, "mgsl_hangup"))
3280                 return;
3281
3282         mgsl_flush_buffer(tty);
3283         shutdown(info);
3284
3285         info->count = 0;
3286         info->flags &= ~ASYNC_NORMAL_ACTIVE;
3287         info->tty = NULL;
3288
3289         wake_up_interruptible(&info->open_wait);
3290
3291 }       /* end of mgsl_hangup() */
3292
3293 /* block_til_ready()
3294  *
3295  *      Block the current process until the specified port
3296  *      is ready to be opened.
3297  *
3298  * Arguments:
3299  *
3300  *      tty             pointer to tty info structure
3301  *      filp            pointer to open file object
3302  *      info            pointer to device instance data
3303  *
3304  * Return Value:        0 if success, otherwise error code
3305  */
3306 static int block_til_ready(struct tty_struct *tty, struct file * filp,
3307                            struct mgsl_struct *info)
3308 {
3309         DECLARE_WAITQUEUE(wait, current);
3310         int             retval;
3311         bool            do_clocal = false;
3312         bool            extra_count = false;
3313         unsigned long   flags;
3314
3315         if (debug_level >= DEBUG_LEVEL_INFO)
3316                 printk("%s(%d):block_til_ready on %s\n",
3317                          __FILE__,__LINE__, tty->driver->name );
3318
3319         if (filp->f_flags & O_NONBLOCK || tty->flags & (1 << TTY_IO_ERROR)){
3320                 /* nonblock mode is set or port is not enabled */
3321                 info->flags |= ASYNC_NORMAL_ACTIVE;
3322                 return 0;
3323         }
3324
3325         if (tty->termios->c_cflag & CLOCAL)
3326                 do_clocal = true;
3327
3328         /* Wait for carrier detect and the line to become
3329          * free (i.e., not in use by the callout).  While we are in
3330          * this loop, info->count is dropped by one, so that
3331          * mgsl_close() knows when to free things.  We restore it upon
3332          * exit, either normal or abnormal.
3333          */
3334
3335         retval = 0;
3336         add_wait_queue(&info->open_wait, &wait);
3337
3338         if (debug_level >= DEBUG_LEVEL_INFO)
3339                 printk("%s(%d):block_til_ready before block on %s count=%d\n",
3340                          __FILE__,__LINE__, tty->driver->name, info->count );
3341
3342         spin_lock_irqsave(&info->irq_spinlock, flags);
3343         if (!tty_hung_up_p(filp)) {
3344                 extra_count = true;
3345                 info->count--;
3346         }
3347         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3348         info->blocked_open++;
3349
3350         while (1) {
3351                 if (tty->termios->c_cflag & CBAUD) {
3352                         spin_lock_irqsave(&info->irq_spinlock,flags);
3353                         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
3354                         usc_set_serial_signals(info);
3355                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3356                 }
3357
3358                 set_current_state(TASK_INTERRUPTIBLE);
3359
3360                 if (tty_hung_up_p(filp) || !(info->flags & ASYNC_INITIALIZED)){
3361                         retval = (info->flags & ASYNC_HUP_NOTIFY) ?
3362                                         -EAGAIN : -ERESTARTSYS;
3363                         break;
3364                 }
3365
3366                 spin_lock_irqsave(&info->irq_spinlock,flags);
3367                 usc_get_serial_signals(info);
3368                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3369
3370                 if (!(info->flags & ASYNC_CLOSING) &&
3371                     (do_clocal || (info->serial_signals & SerialSignal_DCD)) ) {
3372                         break;
3373                 }
3374
3375                 if (signal_pending(current)) {
3376                         retval = -ERESTARTSYS;
3377                         break;
3378                 }
3379
3380                 if (debug_level >= DEBUG_LEVEL_INFO)
3381                         printk("%s(%d):block_til_ready blocking on %s count=%d\n",
3382                                  __FILE__,__LINE__, tty->driver->name, info->count );
3383
3384                 schedule();
3385         }
3386
3387         set_current_state(TASK_RUNNING);
3388         remove_wait_queue(&info->open_wait, &wait);
3389
3390         if (extra_count)
3391                 info->count++;
3392         info->blocked_open--;
3393
3394         if (debug_level >= DEBUG_LEVEL_INFO)
3395                 printk("%s(%d):block_til_ready after blocking on %s count=%d\n",
3396                          __FILE__,__LINE__, tty->driver->name, info->count );
3397
3398         if (!retval)
3399                 info->flags |= ASYNC_NORMAL_ACTIVE;
3400
3401         return retval;
3402
3403 }       /* end of block_til_ready() */
3404
3405 /* mgsl_open()
3406  *
3407  *      Called when a port is opened.  Init and enable port.
3408  *      Perform serial-specific initialization for the tty structure.
3409  *
3410  * Arguments:           tty     pointer to tty info structure
3411  *                      filp    associated file pointer
3412  *
3413  * Return Value:        0 if success, otherwise error code
3414  */
3415 static int mgsl_open(struct tty_struct *tty, struct file * filp)
3416 {
3417         struct mgsl_struct      *info;
3418         int                     retval, line;
3419         unsigned long flags;
3420
3421         /* verify range of specified line number */
3422         line = tty->index;
3423         if ((line < 0) || (line >= mgsl_device_count)) {
3424                 printk("%s(%d):mgsl_open with invalid line #%d.\n",
3425                         __FILE__,__LINE__,line);
3426                 return -ENODEV;
3427         }
3428
3429         /* find the info structure for the specified line */
3430         info = mgsl_device_list;
3431         while(info && info->line != line)
3432                 info = info->next_device;
3433         if (mgsl_paranoia_check(info, tty->name, "mgsl_open"))
3434                 return -ENODEV;
3435
3436         tty->driver_data = info;
3437         info->tty = tty;
3438
3439         if (debug_level >= DEBUG_LEVEL_INFO)
3440                 printk("%s(%d):mgsl_open(%s), old ref count = %d\n",
3441                          __FILE__,__LINE__,tty->driver->name, info->count);
3442
3443         /* If port is closing, signal caller to try again */
3444         if (tty_hung_up_p(filp) || info->flags & ASYNC_CLOSING){
3445                 if (info->flags & ASYNC_CLOSING)
3446                         interruptible_sleep_on(&info->close_wait);
3447                 retval = ((info->flags & ASYNC_HUP_NOTIFY) ?
3448                         -EAGAIN : -ERESTARTSYS);
3449                 goto cleanup;
3450         }
3451
3452         info->tty->low_latency = (info->flags & ASYNC_LOW_LATENCY) ? 1 : 0;
3453
3454         spin_lock_irqsave(&info->netlock, flags);
3455         if (info->netcount) {
3456                 retval = -EBUSY;
3457                 spin_unlock_irqrestore(&info->netlock, flags);
3458                 goto cleanup;
3459         }
3460         info->count++;
3461         spin_unlock_irqrestore(&info->netlock, flags);
3462
3463         if (info->count == 1) {
3464                 /* 1st open on this device, init hardware */
3465                 retval = startup(info);
3466                 if (retval < 0)
3467                         goto cleanup;
3468         }
3469
3470         retval = block_til_ready(tty, filp, info);
3471         if (retval) {
3472                 if (debug_level >= DEBUG_LEVEL_INFO)
3473                         printk("%s(%d):block_til_ready(%s) returned %d\n",
3474                                  __FILE__,__LINE__, info->device_name, retval);
3475                 goto cleanup;
3476         }
3477
3478         if (debug_level >= DEBUG_LEVEL_INFO)
3479                 printk("%s(%d):mgsl_open(%s) success\n",
3480                          __FILE__,__LINE__, info->device_name);
3481         retval = 0;
3482
3483 cleanup:
3484         if (retval) {
3485                 if (tty->count == 1)
3486                         info->tty = NULL; /* tty layer will release tty struct */
3487                 if(info->count)
3488                         info->count--;
3489         }
3490
3491         return retval;
3492
3493 }       /* end of mgsl_open() */
3494
3495 /*
3496  * /proc fs routines....
3497  */
3498
3499 static inline int line_info(char *buf, struct mgsl_struct *info)
3500 {
3501         char    stat_buf[30];
3502         int     ret;
3503         unsigned long flags;
3504
3505         if (info->bus_type == MGSL_BUS_TYPE_PCI) {
3506                 ret = sprintf(buf, "%s:PCI io:%04X irq:%d mem:%08X lcr:%08X",
3507                         info->device_name, info->io_base, info->irq_level,
3508                         info->phys_memory_base, info->phys_lcr_base);
3509         } else {
3510                 ret = sprintf(buf, "%s:(E)ISA io:%04X irq:%d dma:%d",
3511                         info->device_name, info->io_base,
3512                         info->irq_level, info->dma_level);
3513         }
3514
3515         /* output current serial signal states */
3516         spin_lock_irqsave(&info->irq_spinlock,flags);
3517         usc_get_serial_signals(info);
3518         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3519
3520         stat_buf[0] = 0;
3521         stat_buf[1] = 0;
3522         if (info->serial_signals & SerialSignal_RTS)
3523                 strcat(stat_buf, "|RTS");
3524         if (info->serial_signals & SerialSignal_CTS)
3525                 strcat(stat_buf, "|CTS");
3526         if (info->serial_signals & SerialSignal_DTR)
3527                 strcat(stat_buf, "|DTR");
3528         if (info->serial_signals & SerialSignal_DSR)
3529                 strcat(stat_buf, "|DSR");
3530         if (info->serial_signals & SerialSignal_DCD)
3531                 strcat(stat_buf, "|CD");
3532         if (info->serial_signals & SerialSignal_RI)
3533                 strcat(stat_buf, "|RI");
3534
3535         if (info->params.mode == MGSL_MODE_HDLC ||
3536             info->params.mode == MGSL_MODE_RAW ) {
3537                 ret += sprintf(buf+ret, " HDLC txok:%d rxok:%d",
3538                               info->icount.txok, info->icount.rxok);
3539                 if (info->icount.txunder)
3540                         ret += sprintf(buf+ret, " txunder:%d", info->icount.txunder);
3541                 if (info->icount.txabort)
3542                         ret += sprintf(buf+ret, " txabort:%d", info->icount.txabort);
3543                 if (info->icount.rxshort)
3544                         ret += sprintf(buf+ret, " rxshort:%d", info->icount.rxshort);
3545                 if (info->icount.rxlong)
3546                         ret += sprintf(buf+ret, " rxlong:%d", info->icount.rxlong);
3547                 if (info->icount.rxover)
3548                         ret += sprintf(buf+ret, " rxover:%d", info->icount.rxover);
3549                 if (info->icount.rxcrc)
3550                         ret += sprintf(buf+ret, " rxcrc:%d", info->icount.rxcrc);
3551         } else {
3552                 ret += sprintf(buf+ret, " ASYNC tx:%d rx:%d",
3553                               info->icount.tx, info->icount.rx);
3554                 if (info->icount.frame)
3555                         ret += sprintf(buf+ret, " fe:%d", info->icount.frame);
3556                 if (info->icount.parity)
3557                         ret += sprintf(buf+ret, " pe:%d", info->icount.parity);
3558                 if (info->icount.brk)
3559                         ret += sprintf(buf+ret, " brk:%d", info->icount.brk);
3560                 if (info->icount.overrun)
3561                         ret += sprintf(buf+ret, " oe:%d", info->icount.overrun);
3562         }
3563
3564         /* Append serial signal status to end */
3565         ret += sprintf(buf+ret, " %s\n", stat_buf+1);
3566
3567         ret += sprintf(buf+ret, "txactive=%d bh_req=%d bh_run=%d pending_bh=%x\n",
3568          info->tx_active,info->bh_requested,info->bh_running,
3569          info->pending_bh);
3570
3571         spin_lock_irqsave(&info->irq_spinlock,flags);
3572         {
3573         u16 Tcsr = usc_InReg( info, TCSR );
3574         u16 Tdmr = usc_InDmaReg( info, TDMR );
3575         u16 Ticr = usc_InReg( info, TICR );
3576         u16 Rscr = usc_InReg( info, RCSR );
3577         u16 Rdmr = usc_InDmaReg( info, RDMR );
3578         u16 Ricr = usc_InReg( info, RICR );
3579         u16 Icr = usc_InReg( info, ICR );
3580         u16 Dccr = usc_InReg( info, DCCR );
3581         u16 Tmr = usc_InReg( info, TMR );
3582         u16 Tccr = usc_InReg( info, TCCR );
3583         u16 Ccar = inw( info->io_base + CCAR );
3584         ret += sprintf(buf+ret, "tcsr=%04X tdmr=%04X ticr=%04X rcsr=%04X rdmr=%04X\n"
3585                         "ricr=%04X icr =%04X dccr=%04X tmr=%04X tccr=%04X ccar=%04X\n",
3586                         Tcsr,Tdmr,Ticr,Rscr,Rdmr,Ricr,Icr,Dccr,Tmr,Tccr,Ccar );
3587         }
3588         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3589
3590         return ret;
3591
3592 }       /* end of line_info() */
3593
3594 /* mgsl_read_proc()
3595  *
3596  * Called to print information about devices
3597  *
3598  * Arguments:
3599  *      page    page of memory to hold returned info
3600  *      start
3601  *      off
3602  *      count
3603  *      eof
3604  *      data
3605  *
3606  * Return Value:
3607  */
3608 static int mgsl_read_proc(char *page, char **start, off_t off, int count,
3609                  int *eof, void *data)
3610 {
3611         int len = 0, l;
3612         off_t   begin = 0;
3613         struct mgsl_struct *info;
3614
3615         len += sprintf(page, "synclink driver:%s\n", driver_version);
3616
3617         info = mgsl_device_list;
3618         while( info ) {
3619                 l = line_info(page + len, info);
3620                 len += l;
3621                 if (len+begin > off+count)
3622                         goto done;
3623                 if (len+begin < off) {
3624                         begin += len;
3625                         len = 0;
3626                 }
3627                 info = info->next_device;
3628         }
3629
3630         *eof = 1;
3631 done:
3632         if (off >= len+begin)
3633                 return 0;
3634         *start = page + (off-begin);
3635         return ((count < begin+len-off) ? count : begin+len-off);
3636
3637 }       /* end of mgsl_read_proc() */
3638
3639 /* mgsl_allocate_dma_buffers()
3640  *
3641  *      Allocate and format DMA buffers (ISA adapter)
3642  *      or format shared memory buffers (PCI adapter).
3643  *
3644  * Arguments:           info    pointer to device instance data
3645  * Return Value:        0 if success, otherwise error
3646  */
3647 static int mgsl_allocate_dma_buffers(struct mgsl_struct *info)
3648 {
3649         unsigned short BuffersPerFrame;
3650
3651         info->last_mem_alloc = 0;
3652
3653         /* Calculate the number of DMA buffers necessary to hold the */
3654         /* largest allowable frame size. Note: If the max frame size is */
3655         /* not an even multiple of the DMA buffer size then we need to */
3656         /* round the buffer count per frame up one. */
3657
3658         BuffersPerFrame = (unsigned short)(info->max_frame_size/DMABUFFERSIZE);
3659         if ( info->max_frame_size % DMABUFFERSIZE )
3660                 BuffersPerFrame++;
3661
3662         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3663                 /*
3664                  * The PCI adapter has 256KBytes of shared memory to use.
3665                  * This is 64 PAGE_SIZE buffers.
3666                  *
3667                  * The first page is used for padding at this time so the
3668                  * buffer list does not begin at offset 0 of the PCI
3669                  * adapter's shared memory.
3670                  *
3671                  * The 2nd page is used for the buffer list. A 4K buffer
3672                  * list can hold 128 DMA_BUFFER structures at 32 bytes
3673                  * each.
3674                  *
3675                  * This leaves 62 4K pages.
3676                  *
3677                  * The next N pages are used for transmit frame(s). We
3678                  * reserve enough 4K page blocks to hold the required
3679                  * number of transmit dma buffers (num_tx_dma_buffers),
3680                  * each of MaxFrameSize size.
3681                  *
3682                  * Of the remaining pages (62-N), determine how many can
3683                  * be used to receive full MaxFrameSize inbound frames
3684                  */
3685                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3686                 info->rx_buffer_count = 62 - info->tx_buffer_count;
3687         } else {
3688                 /* Calculate the number of PAGE_SIZE buffers needed for */
3689                 /* receive and transmit DMA buffers. */
3690
3691
3692                 /* Calculate the number of DMA buffers necessary to */
3693                 /* hold 7 max size receive frames and one max size transmit frame. */
3694                 /* The receive buffer count is bumped by one so we avoid an */
3695                 /* End of List condition if all receive buffers are used when */
3696                 /* using linked list DMA buffers. */
3697
3698                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3699                 info->rx_buffer_count = (BuffersPerFrame * MAXRXFRAMES) + 6;
3700
3701                 /*
3702                  * limit total TxBuffers & RxBuffers to 62 4K total
3703                  * (ala PCI Allocation)
3704                  */
3705
3706                 if ( (info->tx_buffer_count + info->rx_buffer_count) > 62 )
3707                         info->rx_buffer_count = 62 - info->tx_buffer_count;
3708
3709         }
3710
3711         if ( debug_level >= DEBUG_LEVEL_INFO )
3712                 printk("%s(%d):Allocating %d TX and %d RX DMA buffers.\n",
3713                         __FILE__,__LINE__, info->tx_buffer_count,info->rx_buffer_count);
3714
3715         if ( mgsl_alloc_buffer_list_memory( info ) < 0 ||
3716                   mgsl_alloc_frame_memory(info, info->rx_buffer_list, info->rx_buffer_count) < 0 ||
3717                   mgsl_alloc_frame_memory(info, info->tx_buffer_list, info->tx_buffer_count) < 0 ||
3718                   mgsl_alloc_intermediate_rxbuffer_memory(info) < 0  ||
3719                   mgsl_alloc_intermediate_txbuffer_memory(info) < 0 ) {
3720                 printk("%s(%d):Can't allocate DMA buffer memory\n",__FILE__,__LINE__);
3721                 return -ENOMEM;
3722         }
3723
3724         mgsl_reset_rx_dma_buffers( info );
3725         mgsl_reset_tx_dma_buffers( info );
3726
3727         return 0;
3728
3729 }       /* end of mgsl_allocate_dma_buffers() */
3730
3731 /*
3732  * mgsl_alloc_buffer_list_memory()
3733  *
3734  * Allocate a common DMA buffer for use as the
3735  * receive and transmit buffer lists.
3736  *
3737  * A buffer list is a set of buffer entries where each entry contains
3738  * a pointer to an actual buffer and a pointer to the next buffer entry
3739  * (plus some other info about the buffer).
3740  *
3741  * The buffer entries for a list are built to form a circular list so
3742  * that when the entire list has been traversed you start back at the
3743  * beginning.
3744  *
3745  * This function allocates memory for just the buffer entries.
3746  * The links (pointer to next entry) are filled in with the physical
3747  * address of the next entry so the adapter can navigate the list
3748  * using bus master DMA. The pointers to the actual buffers are filled
3749  * out later when the actual buffers are allocated.
3750  *
3751  * Arguments:           info    pointer to device instance data
3752  * Return Value:        0 if success, otherwise error
3753  */
3754 static int mgsl_alloc_buffer_list_memory( struct mgsl_struct *info )
3755 {
3756         unsigned int i;
3757
3758         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3759                 /* PCI adapter uses shared memory. */
3760                 info->buffer_list = info->memory_base + info->last_mem_alloc;
3761                 info->buffer_list_phys = info->last_mem_alloc;
3762                 info->last_mem_alloc += BUFFERLISTSIZE;
3763         } else {
3764                 /* ISA adapter uses system memory. */
3765                 /* The buffer lists are allocated as a common buffer that both */
3766                 /* the processor and adapter can access. This allows the driver to */
3767                 /* inspect portions of the buffer while other portions are being */
3768                 /* updated by the adapter using Bus Master DMA. */
3769
3770                 info->buffer_list = dma_alloc_coherent(NULL, BUFFERLISTSIZE, &info->buffer_list_dma_addr, GFP_KERNEL);
3771                 if (info->buffer_list == NULL)
3772                         return -ENOMEM;
3773                 info->buffer_list_phys = (u32)(info->buffer_list_dma_addr);
3774         }
3775
3776         /* We got the memory for the buffer entry lists. */
3777         /* Initialize the memory block to all zeros. */
3778         memset( info->buffer_list, 0, BUFFERLISTSIZE );
3779
3780         /* Save virtual address pointers to the receive and */
3781         /* transmit buffer lists. (Receive 1st). These pointers will */
3782         /* be used by the processor to access the lists. */
3783         info->rx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3784         info->tx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3785         info->tx_buffer_list += info->rx_buffer_count;
3786
3787         /*
3788          * Build the links for the buffer entry lists such that
3789          * two circular lists are built. (Transmit and Receive).
3790          *
3791          * Note: the links are physical addresses
3792          * which are read by the adapter to determine the next
3793          * buffer entry to use.
3794          */
3795
3796         for ( i = 0; i < info->rx_buffer_count; i++ ) {
3797                 /* calculate and store physical address of this buffer entry */
3798                 info->rx_buffer_list[i].phys_entry =
3799                         info->buffer_list_phys + (i * sizeof(DMABUFFERENTRY));
3800
3801                 /* calculate and store physical address of */
3802                 /* next entry in cirular list of entries */
3803
3804                 info->rx_buffer_list[i].link = info->buffer_list_phys;
3805
3806                 if ( i < info->rx_buffer_count - 1 )
3807                         info->rx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3808         }
3809
3810         for ( i = 0; i < info->tx_buffer_count; i++ ) {
3811                 /* calculate and store physical address of this buffer entry */
3812                 info->tx_buffer_list[i].phys_entry = info->buffer_list_phys +
3813                         ((info->rx_buffer_count + i) * sizeof(DMABUFFERENTRY));
3814
3815                 /* calculate and store physical address of */
3816                 /* next entry in cirular list of entries */
3817
3818                 info->tx_buffer_list[i].link = info->buffer_list_phys +
3819                         info->rx_buffer_count * sizeof(DMABUFFERENTRY);
3820
3821                 if ( i < info->tx_buffer_count - 1 )
3822                         info->tx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3823         }
3824
3825         return 0;
3826
3827 }       /* end of mgsl_alloc_buffer_list_memory() */
3828
3829 /* Free DMA buffers allocated for use as the
3830  * receive and transmit buffer lists.
3831  * Warning:
3832  *
3833  *      The data transfer buffers associated with the buffer list
3834  *      MUST be freed before freeing the buffer list itself because
3835  *      the buffer list contains the information necessary to free
3836  *      the individual buffers!
3837  */
3838 static void mgsl_free_buffer_list_memory( struct mgsl_struct *info )
3839 {
3840         if (info->buffer_list && info->bus_type != MGSL_BUS_TYPE_PCI)
3841                 dma_free_coherent(NULL, BUFFERLISTSIZE, info->buffer_list, info->buffer_list_dma_addr);
3842
3843         info->buffer_list = NULL;
3844         info->rx_buffer_list = NULL;
3845         info->tx_buffer_list = NULL;
3846
3847 }       /* end of mgsl_free_buffer_list_memory() */
3848
3849 /*
3850  * mgsl_alloc_frame_memory()
3851  *
3852  *      Allocate the frame DMA buffers used by the specified buffer list.
3853  *      Each DMA buffer will be one memory page in size. This is necessary
3854  *      because memory can fragment enough that it may be impossible
3855  *      contiguous pages.
3856  *
3857  * Arguments:
3858  *
3859  *      info            pointer to device instance data
3860  *      BufferList      pointer to list of buffer entries
3861  *      Buffercount     count of buffer entries in buffer list
3862  *
3863  * Return Value:        0 if success, otherwise -ENOMEM
3864  */
3865 static int mgsl_alloc_frame_memory(struct mgsl_struct *info,DMABUFFERENTRY *BufferList,int Buffercount)
3866 {
3867         int i;
3868         u32 phys_addr;
3869
3870         /* Allocate page sized buffers for the receive buffer list */
3871
3872         for ( i = 0; i < Buffercount; i++ ) {
3873                 if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3874                         /* PCI adapter uses shared memory buffers. */
3875                         BufferList[i].virt_addr = info->memory_base + info->last_mem_alloc;
3876                         phys_addr = info->last_mem_alloc;
3877                         info->last_mem_alloc += DMABUFFERSIZE;
3878                 } else {
3879                         /* ISA adapter uses system memory. */
3880                         BufferList[i].virt_addr = dma_alloc_coherent(NULL, DMABUFFERSIZE, &BufferList[i].dma_addr, GFP_KERNEL);
3881                         if (BufferList[i].virt_addr == NULL)
3882                                 return -ENOMEM;
3883                         phys_addr = (u32)(BufferList[i].dma_addr);
3884                 }
3885                 BufferList[i].phys_addr = phys_addr;
3886         }
3887
3888         return 0;
3889
3890 }       /* end of mgsl_alloc_frame_memory() */
3891
3892 /*
3893  * mgsl_free_frame_memory()
3894  *
3895  *      Free the buffers associated with
3896  *      each buffer entry of a buffer list.
3897  *
3898  * Arguments:
3899  *
3900  *      info            pointer to device instance data
3901  *      BufferList      pointer to list of buffer entries
3902  *      Buffercount     count of buffer entries in buffer list
3903  *
3904  * Return Value:        None
3905  */
3906 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList, int Buffercount)
3907 {
3908         int i;
3909
3910         if ( BufferList ) {
3911                 for ( i = 0 ; i < Buffercount ; i++ ) {
3912                         if ( BufferList[i].virt_addr ) {
3913                                 if ( info->bus_type != MGSL_BUS_TYPE_PCI )
3914                                         dma_free_coherent(NULL, DMABUFFERSIZE, BufferList[i].virt_addr, BufferList[i].dma_addr);
3915                                 BufferList[i].virt_addr = NULL;
3916                         }
3917                 }
3918         }
3919
3920 }       /* end of mgsl_free_frame_memory() */
3921
3922 /* mgsl_free_dma_buffers()
3923  *
3924  *      Free DMA buffers
3925  *
3926  * Arguments:           info    pointer to device instance data
3927  * Return Value:        None
3928  */
3929 static void mgsl_free_dma_buffers( struct mgsl_struct *info )
3930 {
3931         mgsl_free_frame_memory( info, info->rx_buffer_list, info->rx_buffer_count );
3932         mgsl_free_frame_memory( info, info->tx_buffer_list, info->tx_buffer_count );
3933         mgsl_free_buffer_list_memory( info );
3934
3935 }       /* end of mgsl_free_dma_buffers() */
3936
3937
3938 /*
3939  * mgsl_alloc_intermediate_rxbuffer_memory()
3940  *
3941  *      Allocate a buffer large enough to hold max_frame_size. This buffer
3942  *      is used to pass an assembled frame to the line discipline.
3943  *
3944  * Arguments:
3945  *
3946  *      info            pointer to device instance data
3947  *
3948  * Return Value:        0 if success, otherwise -ENOMEM
3949  */
3950 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3951 {
3952         info->intermediate_rxbuffer = kmalloc(info->max_frame_size, GFP_KERNEL | GFP_DMA);
3953         if ( info->intermediate_rxbuffer == NULL )
3954                 return -ENOMEM;
3955
3956         return 0;
3957
3958 }       /* end of mgsl_alloc_intermediate_rxbuffer_memory() */
3959
3960 /*
3961  * mgsl_free_intermediate_rxbuffer_memory()
3962  *
3963  *
3964  * Arguments:
3965  *
3966  *      info            pointer to device instance data
3967  *
3968  * Return Value:        None
3969  */
3970 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3971 {
3972         kfree(info->intermediate_rxbuffer);
3973         info->intermediate_rxbuffer = NULL;
3974
3975 }       /* end of mgsl_free_intermediate_rxbuffer_memory() */
3976
3977 /*
3978  * mgsl_alloc_intermediate_txbuffer_memory()
3979  *
3980  *      Allocate intermdiate transmit buffer(s) large enough to hold max_frame_size.
3981  *      This buffer is used to load transmit frames into the adapter's dma transfer
3982  *      buffers when there is sufficient space.
3983  *
3984  * Arguments:
3985  *
3986  *      info            pointer to device instance data
3987  *
3988  * Return Value:        0 if success, otherwise -ENOMEM
3989  */
3990 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info)
3991 {
3992         int i;
3993
3994         if ( debug_level >= DEBUG_LEVEL_INFO )
3995                 printk("%s %s(%d)  allocating %d tx holding buffers\n",
3996                                 info->device_name, __FILE__,__LINE__,info->num_tx_holding_buffers);
3997
3998         memset(info->tx_holding_buffers,0,sizeof(info->tx_holding_buffers));
3999
4000         for ( i=0; i<info->num_tx_holding_buffers; ++i) {
4001                 info->tx_holding_buffers[i].buffer =
4002                         kmalloc(info->max_frame_size, GFP_KERNEL);
4003                 if (info->tx_holding_buffers[i].buffer == NULL) {
4004                         for (--i; i >= 0; i--) {
4005                                 kfree(info->tx_holding_buffers[i].buffer);
4006                                 info->tx_holding_buffers[i].buffer = NULL;
4007                         }
4008                         return -ENOMEM;
4009                 }
4010         }
4011
4012         return 0;
4013
4014 }       /* end of mgsl_alloc_intermediate_txbuffer_memory() */
4015
4016 /*
4017  * mgsl_free_intermediate_txbuffer_memory()
4018  *
4019  *
4020  * Arguments:
4021  *
4022  *      info            pointer to device instance data
4023  *
4024  * Return Value:        None
4025  */
4026 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info)
4027 {
4028         int i;
4029
4030         for ( i=0; i<info->num_tx_holding_buffers; ++i ) {
4031                 kfree(info->tx_holding_buffers[i].buffer);
4032                 info->tx_holding_buffers[i].buffer = NULL;
4033         }
4034
4035         info->get_tx_holding_index = 0;
4036         info->put_tx_holding_index = 0;
4037         info->tx_holding_count = 0;
4038
4039 }       /* end of mgsl_free_intermediate_txbuffer_memory() */
4040
4041
4042 /*
4043  * load_next_tx_holding_buffer()
4044  *
4045  * attempts to load the next buffered tx request into the
4046  * tx dma buffers
4047  *
4048  * Arguments:
4049  *
4050  *      info            pointer to device instance data
4051  *
4052  * Return Value:        true if next buffered tx request loaded
4053  *                      into adapter's tx dma buffer,
4054  *                      false otherwise
4055  */
4056 static bool load_next_tx_holding_buffer(struct mgsl_struct *info)
4057 {
4058         bool ret = false;
4059
4060         if ( info->tx_holding_count ) {
4061                 /* determine if we have enough tx dma buffers
4062                  * to accommodate the next tx frame
4063                  */
4064                 struct tx_holding_buffer *ptx =
4065                         &info->tx_holding_buffers[info->get_tx_holding_index];
4066                 int num_free = num_free_tx_dma_buffers(info);
4067                 int num_needed = ptx->buffer_size / DMABUFFERSIZE;
4068                 if ( ptx->buffer_size % DMABUFFERSIZE )
4069                         ++num_needed;
4070
4071                 if (num_needed <= num_free) {
4072                         info->xmit_cnt = ptx->buffer_size;
4073                         mgsl_load_tx_dma_buffer(info,ptx->buffer,ptx->buffer_size);
4074
4075                         --info->tx_holding_count;
4076                         if ( ++info->get_tx_holding_index >= info->num_tx_holding_buffers)
4077                                 info->get_tx_holding_index=0;
4078
4079                         /* restart transmit timer */
4080                         mod_timer(&info->tx_timer, jiffies + msecs_to_jiffies(5000));
4081
4082                         ret = true;
4083                 }
4084         }
4085
4086         return ret;
4087 }
4088
4089 /*
4090  * save_tx_buffer_request()
4091  *
4092  * attempt to store transmit frame request for later transmission
4093  *
4094  * Arguments:
4095  *
4096  *      info            pointer to device instance data
4097  *      Buffer          pointer to buffer containing frame to load
4098  *      BufferSize      size in bytes of frame in Buffer
4099  *
4100  * Return Value:        1 if able to store, 0 otherwise
4101  */
4102 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize)
4103 {
4104         struct tx_holding_buffer *ptx;
4105
4106         if ( info->tx_holding_count >= info->num_tx_holding_buffers ) {
4107                 return 0;               /* all buffers in use */
4108         }
4109
4110         ptx = &info->tx_holding_buffers[info->put_tx_holding_index];
4111         ptx->buffer_size = BufferSize;
4112         memcpy( ptx->buffer, Buffer, BufferSize);
4113
4114         ++info->tx_holding_count;
4115         if ( ++info->put_tx_holding_index >= info->num_tx_holding_buffers)
4116                 info->put_tx_holding_index=0;
4117
4118         return 1;
4119 }
4120
4121 static int mgsl_claim_resources(struct mgsl_struct *info)
4122 {
4123         if (request_region(info->io_base,info->io_addr_size,"synclink") == NULL) {
4124                 printk( "%s(%d):I/O address conflict on device %s Addr=%08X\n",
4125                         __FILE__,__LINE__,info->device_name, info->io_base);
4126                 return -ENODEV;
4127         }
4128         info->io_addr_requested = true;
4129
4130         if ( request_irq(info->irq_level,mgsl_interrupt,info->irq_flags,
4131                 info->device_name, info ) < 0 ) {
4132                 printk( "%s(%d):Cant request interrupt on device %s IRQ=%d\n",
4133                         __FILE__,__LINE__,info->device_name, info->irq_level );
4134                 goto errout;
4135         }
4136         info->irq_requested = true;
4137
4138         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4139                 if (request_mem_region(info->phys_memory_base,0x40000,"synclink") == NULL) {
4140                         printk( "%s(%d):mem addr conflict device %s Addr=%08X\n",
4141                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base);
4142                         goto errout;
4143                 }
4144                 info->shared_mem_requested = true;
4145                 if (request_mem_region(info->phys_lcr_base + info->lcr_offset,128,"synclink") == NULL) {
4146                         printk( "%s(%d):lcr mem addr conflict device %s Addr=%08X\n",
4147                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base + info->lcr_offset);
4148                         goto errout;
4149                 }
4150                 info->lcr_mem_requested = true;
4151
4152                 info->memory_base = ioremap(info->phys_memory_base,0x40000);
4153                 if (!info->memory_base) {
4154                         printk( "%s(%d):Cant map shared memory on device %s MemAddr=%08X\n",
4155                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4156                         goto errout;
4157                 }
4158
4159                 if ( !mgsl_memory_test(info) ) {
4160                         printk( "%s(%d):Failed shared memory test %s MemAddr=%08X\n",
4161                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4162                         goto errout;
4163                 }
4164
4165                 info->lcr_base = ioremap(info->phys_lcr_base,PAGE_SIZE) + info->lcr_offset;
4166                 if (!info->lcr_base) {
4167                         printk( "%s(%d):Cant map LCR memory on device %s MemAddr=%08X\n",
4168                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base );
4169                         goto errout;
4170                 }
4171
4172         } else {
4173                 /* claim DMA channel */
4174
4175                 if (request_dma(info->dma_level,info->device_name) < 0){
4176                         printk( "%s(%d):Cant request DMA channel on device %s DMA=%d\n",
4177                                 __FILE__,__LINE__,info->device_name, info->dma_level );
4178                         mgsl_release_resources( info );
4179                         return -ENODEV;
4180                 }
4181                 info->dma_requested = true;
4182
4183                 /* ISA adapter uses bus master DMA */
4184                 set_dma_mode(info->dma_level,DMA_MODE_CASCADE);
4185                 enable_dma(info->dma_level);
4186         }
4187
4188         if ( mgsl_allocate_dma_buffers(info) < 0 ) {
4189                 printk( "%s(%d):Cant allocate DMA buffers on device %s DMA=%d\n",
4190                         __FILE__,__LINE__,info->device_name, info->dma_level );
4191                 goto errout;
4192         }
4193
4194         return 0;
4195 errout:
4196         mgsl_release_resources(info);
4197         return -ENODEV;
4198
4199 }       /* end of mgsl_claim_resources() */
4200
4201 static void mgsl_release_resources(struct mgsl_struct *info)
4202 {
4203         if ( debug_level >= DEBUG_LEVEL_INFO )
4204                 printk( "%s(%d):mgsl_release_resources(%s) entry\n",
4205                         __FILE__,__LINE__,info->device_name );
4206
4207         if ( info->irq_requested ) {
4208                 free_irq(info->irq_level, info);
4209                 info->irq_requested = false;
4210         }
4211         if ( info->dma_requested ) {
4212                 disable_dma(info->dma_level);
4213                 free_dma(info->dma_level);
4214                 info->dma_requested = false;
4215         }
4216         mgsl_free_dma_buffers(info);
4217         mgsl_free_intermediate_rxbuffer_memory(info);
4218         mgsl_free_intermediate_txbuffer_memory(info);
4219
4220         if ( info->io_addr_requested ) {
4221                 release_region(info->io_base,info->io_addr_size);
4222                 info->io_addr_requested = false;
4223         }
4224         if ( info->shared_mem_requested ) {
4225                 release_mem_region(info->phys_memory_base,0x40000);
4226                 info->shared_mem_requested = false;
4227         }
4228         if ( info->lcr_mem_requested ) {
4229                 release_mem_region(info->phys_lcr_base + info->lcr_offset,128);
4230                 info->lcr_mem_requested = false;
4231         }
4232         if (info->memory_base){
4233                 iounmap(info->memory_base);
4234                 info->memory_base = NULL;
4235         }
4236         if (info->lcr_base){
4237                 iounmap(info->lcr_base - info->lcr_offset);
4238                 info->lcr_base = NULL;
4239         }
4240
4241         if ( debug_level >= DEBUG_LEVEL_INFO )
4242                 printk( "%s(%d):mgsl_release_resources(%s) exit\n",
4243                         __FILE__,__LINE__,info->device_name );
4244
4245 }       /* end of mgsl_release_resources() */
4246
4247 /* mgsl_add_device()
4248  *
4249  *      Add the specified device instance data structure to the
4250  *      global linked list of devices and increment the device count.
4251  *
4252  * Arguments:           info    pointer to device instance data
4253  * Return Value:        None
4254  */
4255 static void mgsl_add_device( struct mgsl_struct *info )
4256 {
4257         info->next_device = NULL;
4258         info->line = mgsl_device_count;
4259         sprintf(info->device_name,"ttySL%d",info->line);
4260
4261         if (info->line < MAX_TOTAL_DEVICES) {
4262                 if (maxframe[info->line])
4263                         info->max_frame_size = maxframe[info->line];
4264                 info->dosyncppp = dosyncppp[info->line];
4265
4266                 if (txdmabufs[info->line]) {
4267                         info->num_tx_dma_buffers = txdmabufs[info->line];
4268                         if (info->num_tx_dma_buffers < 1)
4269                                 info->num_tx_dma_buffers = 1;
4270                 }
4271
4272                 if (txholdbufs[info->line]) {
4273                         info->num_tx_holding_buffers = txholdbufs[info->line];
4274                         if (info->num_tx_holding_buffers < 1)
4275                                 info->num_tx_holding_buffers = 1;
4276                         else if (info->num_tx_holding_buffers > MAX_TX_HOLDING_BUFFERS)
4277                                 info->num_tx_holding_buffers = MAX_TX_HOLDING_BUFFERS;
4278                 }
4279         }
4280
4281         mgsl_device_count++;
4282
4283         if ( !mgsl_device_list )
4284                 mgsl_device_list = info;
4285         else {
4286                 struct mgsl_struct *current_dev = mgsl_device_list;
4287                 while( current_dev->next_device )
4288                         current_dev = current_dev->next_device;
4289                 current_dev->next_device = info;
4290         }
4291
4292         if ( info->max_frame_size < 4096 )
4293                 info->max_frame_size = 4096;
4294         else if ( info->max_frame_size > 65535 )
4295                 info->max_frame_size = 65535;
4296
4297         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4298                 printk( "SyncLink PCI v%d %s: IO=%04X IRQ=%d Mem=%08X,%08X MaxFrameSize=%u\n",
4299                         info->hw_version + 1, info->device_name, info->io_base, info->irq_level,
4300                         info->phys_memory_base, info->phys_lcr_base,
4301                         info->max_frame_size );
4302         } else {
4303                 printk( "SyncLink ISA %s: IO=%04X IRQ=%d DMA=%d MaxFrameSize=%u\n",
4304                         info->device_name, info->io_base, info->irq_level, info->dma_level,
4305                         info->max_frame_size );
4306         }
4307
4308 #if SYNCLINK_GENERIC_HDLC
4309         hdlcdev_init(info);
4310 #endif
4311
4312 }       /* end of mgsl_add_device() */
4313
4314 /* mgsl_allocate_device()
4315  *
4316  *      Allocate and initialize a device instance structure
4317  *
4318  * Arguments:           none
4319  * Return Value:        pointer to mgsl_struct if success, otherwise NULL
4320  */
4321 static struct mgsl_struct* mgsl_allocate_device(void)
4322 {
4323         struct mgsl_struct *info;
4324
4325         info = kzalloc(sizeof(struct mgsl_struct),
4326                  GFP_KERNEL);
4327
4328         if (!info) {
4329                 printk("Error can't allocate device instance data\n");
4330         } else {
4331                 info->magic = MGSL_MAGIC;
4332                 INIT_WORK(&info->task, mgsl_bh_handler);
4333                 info->max_frame_size = 4096;
4334                 info->close_delay = 5*HZ/10;
4335                 info->closing_wait = 30*HZ;
4336                 init_waitqueue_head(&info->open_wait);
4337                 init_waitqueue_head(&info->close_wait);
4338                 init_waitqueue_head(&info->status_event_wait_q);
4339                 init_waitqueue_head(&info->event_wait_q);
4340                 spin_lock_init(&info->irq_spinlock);
4341                 spin_lock_init(&info->netlock);
4342                 memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
4343                 info->idle_mode = HDLC_TXIDLE_FLAGS;
4344                 info->num_tx_dma_buffers = 1;
4345                 info->num_tx_holding_buffers = 0;
4346         }
4347
4348         return info;
4349
4350 }       /* end of mgsl_allocate_device()*/
4351
4352 static const struct tty_operations mgsl_ops = {
4353         .open = mgsl_open,
4354         .close = mgsl_close,
4355         .write = mgsl_write,
4356         .put_char = mgsl_put_char,
4357         .flush_chars = mgsl_flush_chars,
4358         .write_room = mgsl_write_room,
4359         .chars_in_buffer = mgsl_chars_in_buffer,
4360         .flush_buffer = mgsl_flush_buffer,
4361         .ioctl = mgsl_ioctl,
4362         .throttle = mgsl_throttle,
4363         .unthrottle = mgsl_unthrottle,
4364         .send_xchar = mgsl_send_xchar,
4365         .break_ctl = mgsl_break,
4366         .wait_until_sent = mgsl_wait_until_sent,
4367         .read_proc = mgsl_read_proc,
4368         .set_termios = mgsl_set_termios,
4369         .stop = mgsl_stop,
4370         .start = mgsl_start,
4371         .hangup = mgsl_hangup,
4372         .tiocmget = tiocmget,
4373         .tiocmset = tiocmset,
4374 };
4375
4376 /*
4377  * perform tty device initialization
4378  */
4379 static int mgsl_init_tty(void)
4380 {
4381         int rc;
4382
4383         serial_driver = alloc_tty_driver(128);
4384         if (!serial_driver)
4385                 return -ENOMEM;
4386
4387         serial_driver->owner = THIS_MODULE;
4388         serial_driver->driver_name = "synclink";
4389         serial_driver->name = "ttySL";
4390         serial_driver->major = ttymajor;
4391         serial_driver->minor_start = 64;
4392         serial_driver->type = TTY_DRIVER_TYPE_SERIAL;
4393         serial_driver->subtype = SERIAL_TYPE_NORMAL;
4394         serial_driver->init_termios = tty_std_termios;
4395         serial_driver->init_termios.c_cflag =
4396                 B9600 | CS8 | CREAD | HUPCL | CLOCAL;
4397         serial_driver->init_termios.c_ispeed = 9600;
4398         serial_driver->init_termios.c_ospeed = 9600;
4399         serial_driver->flags = TTY_DRIVER_REAL_RAW;
4400         tty_set_operations(serial_driver, &mgsl_ops);
4401         if ((rc = tty_register_driver(serial_driver)) < 0) {
4402                 printk("%s(%d):Couldn't register serial driver\n",
4403                         __FILE__,__LINE__);
4404                 put_tty_driver(serial_driver);
4405                 serial_driver = NULL;
4406                 return rc;
4407         }
4408
4409         printk("%s %s, tty major#%d\n",
4410                 driver_name, driver_version,
4411                 serial_driver->major);
4412         return 0;
4413 }
4414
4415 /* enumerate user specified ISA adapters
4416  */
4417 static void mgsl_enum_isa_devices(void)
4418 {
4419         struct mgsl_struct *info;
4420         int i;
4421
4422         /* Check for user specified ISA devices */
4423
4424         for (i=0 ;(i < MAX_ISA_DEVICES) && io[i] && irq[i]; i++){
4425                 if ( debug_level >= DEBUG_LEVEL_INFO )
4426                         printk("ISA device specified io=%04X,irq=%d,dma=%d\n",
4427                                 io[i], irq[i], dma[i] );
4428
4429                 info = mgsl_allocate_device();
4430                 if ( !info ) {
4431                         /* error allocating device instance data */
4432                         if ( debug_level >= DEBUG_LEVEL_ERROR )
4433                                 printk( "can't allocate device instance data.\n");
4434                         continue;
4435                 }
4436
4437                 /* Copy user configuration info to device instance data */
4438                 info->io_base = (unsigned int)io[i];
4439                 info->irq_level = (unsigned int)irq[i];
4440                 info->irq_level = irq_canonicalize(info->irq_level);
4441                 info->dma_level = (unsigned int)dma[i];
4442                 info->bus_type = MGSL_BUS_TYPE_ISA;
4443                 info->io_addr_size = 16;
4444                 info->irq_flags = 0;
4445
4446                 mgsl_add_device( info );
4447         }
4448 }
4449
4450 static void synclink_cleanup(void)
4451 {
4452         int rc;
4453         struct mgsl_struct *info;
4454         struct mgsl_struct *tmp;
4455
4456         printk("Unloading %s: %s\n", driver_name, driver_version);
4457
4458         if (serial_driver) {
4459                 if ((rc = tty_unregister_driver(serial_driver)))
4460                         printk("%s(%d) failed to unregister tty driver err=%d\n",
4461                                __FILE__,__LINE__,rc);
4462                 put_tty_driver(serial_driver);
4463         }
4464
4465         info = mgsl_device_list;
4466         while(info) {
4467 #if SYNCLINK_GENERIC_HDLC
4468                 hdlcdev_exit(info);
4469 #endif
4470                 mgsl_release_resources(info);
4471                 tmp = info;
4472                 info = info->next_device;
4473                 kfree(tmp);
4474         }
4475
4476         if (pci_registered)
4477                 pci_unregister_driver(&synclink_pci_driver);
4478 }
4479
4480 static int __init synclink_init(void)
4481 {
4482         int rc;
4483
4484         if (break_on_load) {
4485                 mgsl_get_text_ptr();
4486                 BREAKPOINT();
4487         }
4488
4489         printk("%s %s\n", driver_name, driver_version);
4490
4491         mgsl_enum_isa_devices();
4492         if ((rc = pci_register_driver(&synclink_pci_driver)) < 0)
4493                 printk("%s:failed to register PCI driver, error=%d\n",__FILE__,rc);
4494         else
4495                 pci_registered = true;
4496
4497         if ((rc = mgsl_init_tty()) < 0)
4498                 goto error;
4499
4500         return 0;
4501
4502 error:
4503         synclink_cleanup();
4504         return rc;
4505 }
4506
4507 static void __exit synclink_exit(void)
4508 {
4509         synclink_cleanup();
4510 }
4511
4512 module_init(synclink_init);
4513 module_exit(synclink_exit);
4514
4515 /*
4516  * usc_RTCmd()
4517  *
4518  * Issue a USC Receive/Transmit command to the
4519  * Channel Command/Address Register (CCAR).
4520  *
4521  * Notes:
4522  *
4523  *    The command is encoded in the most significant 5 bits <15..11>
4524  *    of the CCAR value. Bits <10..7> of the CCAR must be preserved
4525  *    and Bits <6..0> must be written as zeros.
4526  *
4527  * Arguments:
4528  *
4529  *    info   pointer to device information structure
4530  *    Cmd    command mask (use symbolic macros)
4531  *
4532  * Return Value:
4533  *
4534  *    None
4535  */
4536 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd )
4537 {
4538         /* output command to CCAR in bits <15..11> */
4539         /* preserve bits <10..7>, bits <6..0> must be zero */
4540
4541         outw( Cmd + info->loopback_bits, info->io_base + CCAR );
4542
4543         /* Read to flush write to CCAR */
4544         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4545                 inw( info->io_base + CCAR );
4546
4547 }       /* end of usc_RTCmd() */
4548
4549 /*
4550  * usc_DmaCmd()
4551  *
4552  *    Issue a DMA command to the DMA Command/Address Register (DCAR).
4553  *
4554  * Arguments:
4555  *
4556  *    info   pointer to device information structure
4557  *    Cmd    DMA command mask (usc_DmaCmd_XX Macros)
4558  *
4559  * Return Value:
4560  *
4561  *       None
4562  */
4563 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd )
4564 {
4565         /* write command mask to DCAR */
4566         outw( Cmd + info->mbre_bit, info->io_base );
4567
4568         /* Read to flush write to DCAR */
4569         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4570                 inw( info->io_base );
4571
4572 }       /* end of usc_DmaCmd() */
4573
4574 /*
4575  * usc_OutDmaReg()
4576  *
4577  *    Write a 16-bit value to a USC DMA register
4578  *
4579  * Arguments:
4580  *
4581  *    info      pointer to device info structure
4582  *    RegAddr   register address (number) for write
4583  *    RegValue  16-bit value to write to register
4584  *
4585  * Return Value:
4586  *
4587  *    None
4588  *
4589  */
4590 static void usc_OutDmaReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4591 {
4592         /* Note: The DCAR is located at the adapter base address */
4593         /* Note: must preserve state of BIT8 in DCAR */
4594
4595         outw( RegAddr + info->mbre_bit, info->io_base );
4596         outw( RegValue, info->io_base );
4597
4598         /* Read to flush write to DCAR */
4599         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4600                 inw( info->io_base );
4601
4602 }       /* end of usc_OutDmaReg() */
4603
4604 /*
4605  * usc_InDmaReg()
4606  *
4607  *    Read a 16-bit value from a DMA register
4608  *
4609  * Arguments:
4610  *
4611  *    info     pointer to device info structure
4612  *    RegAddr  register address (number) to read from
4613  *
4614  * Return Value:
4615  *
4616  *    The 16-bit value read from register
4617  *
4618  */
4619 static u16 usc_InDmaReg( struct mgsl_struct *info, u16 RegAddr )
4620 {
4621         /* Note: The DCAR is located at the adapter base address */
4622         /* Note: must preserve state of BIT8 in DCAR */
4623
4624         outw( RegAddr + info->mbre_bit, info->io_base );
4625         return inw( info->io_base );
4626
4627 }       /* end of usc_InDmaReg() */
4628
4629 /*
4630  *
4631  * usc_OutReg()
4632  *
4633  *    Write a 16-bit value to a USC serial channel register
4634  *
4635  * Arguments:
4636  *
4637  *    info      pointer to device info structure
4638  *    RegAddr   register address (number) to write to
4639  *    RegValue  16-bit value to write to register
4640  *
4641  * Return Value:
4642  *
4643  *    None
4644  *
4645  */
4646 static void usc_OutReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4647 {
4648         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4649         outw( RegValue, info->io_base + CCAR );
4650
4651         /* Read to flush write to CCAR */
4652         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4653                 inw( info->io_base + CCAR );
4654
4655 }       /* end of usc_OutReg() */
4656
4657 /*
4658  * usc_InReg()
4659  *
4660  *    Reads a 16-bit value from a USC serial channel register
4661  *
4662  * Arguments:
4663  *
4664  *    info       pointer to device extension
4665  *    RegAddr    register address (number) to read from
4666  *
4667  * Return Value:
4668  *
4669  *    16-bit value read from register
4670  */
4671 static u16 usc_InReg( struct mgsl_struct *info, u16 RegAddr )
4672 {
4673         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4674         return inw( info->io_base + CCAR );
4675
4676 }       /* end of usc_InReg() */
4677
4678 /* usc_set_sdlc_mode()
4679  *
4680  *    Set up the adapter for SDLC DMA communications.
4681  *
4682  * Arguments:           info    pointer to device instance data
4683  * Return Value:        NONE
4684  */
4685 static void usc_set_sdlc_mode( struct mgsl_struct *info )
4686 {
4687         u16 RegValue;
4688         bool PreSL1660;
4689
4690         /*
4691          * determine if the IUSC on the adapter is pre-SL1660. If
4692          * not, take advantage of the UnderWait feature of more
4693          * modern chips. If an underrun occurs and this bit is set,
4694          * the transmitter will idle the programmed idle pattern
4695          * until the driver has time to service the underrun. Otherwise,
4696          * the dma controller may get the cycles previously requested
4697          * and begin transmitting queued tx data.
4698          */
4699         usc_OutReg(info,TMCR,0x1f);
4700         RegValue=usc_InReg(info,TMDR);
4701         PreSL1660 = (RegValue == IUSC_PRE_SL1660);
4702
4703         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
4704         {
4705            /*
4706            ** Channel Mode Register (CMR)
4707            **
4708            ** <15..14>    10    Tx Sub Modes, Send Flag on Underrun
4709            ** <13>        0     0 = Transmit Disabled (initially)
4710            ** <12>        0     1 = Consecutive Idles share common 0
4711            ** <11..8>     1110  Transmitter Mode = HDLC/SDLC Loop
4712            ** <7..4>      0000  Rx Sub Modes, addr/ctrl field handling
4713            ** <3..0>      0110  Receiver Mode = HDLC/SDLC
4714            **
4715            ** 1000 1110 0000 0110 = 0x8e06
4716            */
4717            RegValue = 0x8e06;
4718
4719            /*--------------------------------------------------
4720             * ignore user options for UnderRun Actions and
4721             * preambles
4722             *--------------------------------------------------*/
4723         }
4724         else
4725         {
4726                 /* Channel mode Register (CMR)
4727                  *
4728                  * <15..14>  00    Tx Sub modes, Underrun Action
4729                  * <13>      0     1 = Send Preamble before opening flag
4730                  * <12>      0     1 = Consecutive Idles share common 0
4731                  * <11..8>   0110  Transmitter mode = HDLC/SDLC
4732                  * <7..4>    0000  Rx Sub modes, addr/ctrl field handling
4733                  * <3..0>    0110  Receiver mode = HDLC/SDLC
4734                  *
4735                  * 0000 0110 0000 0110 = 0x0606
4736                  */
4737                 if (info->params.mode == MGSL_MODE_RAW) {
4738                         RegValue = 0x0001;              /* Set Receive mode = external sync */
4739
4740                         usc_OutReg( info, IOCR,         /* Set IOCR DCD is RxSync Detect Input */
4741                                 (unsigned short)((usc_InReg(info, IOCR) & ~(BIT13|BIT12)) | BIT12));
4742
4743                         /*
4744                          * TxSubMode:
4745                          *      CMR <15>                0       Don't send CRC on Tx Underrun
4746                          *      CMR <14>                x       undefined
4747                          *      CMR <13>                0       Send preamble before openning sync
4748                          *      CMR <12>                0       Send 8-bit syncs, 1=send Syncs per TxLength
4749                          *
4750                          * TxMode:
4751                          *      CMR <11-8)      0100    MonoSync
4752                          *
4753                          *      0x00 0100 xxxx xxxx  04xx
4754                          */
4755                         RegValue |= 0x0400;
4756                 }
4757                 else {
4758
4759                 RegValue = 0x0606;
4760
4761                 if ( info->params.flags & HDLC_FLAG_UNDERRUN_ABORT15 )
4762                         RegValue |= BIT14;
4763                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_FLAG )
4764                         RegValue |= BIT15;
4765                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_CRC )
4766                         RegValue |= BIT15 + BIT14;
4767                 }
4768
4769                 if ( info->params.preamble != HDLC_PREAMBLE_PATTERN_NONE )
4770                         RegValue |= BIT13;
4771         }
4772
4773         if ( info->params.mode == MGSL_MODE_HDLC &&
4774                 (info->params.flags & HDLC_FLAG_SHARE_ZERO) )
4775                 RegValue |= BIT12;
4776
4777         if ( info->params.addr_filter != 0xff )
4778         {
4779                 /* set up receive address filtering */
4780                 usc_OutReg( info, RSR, info->params.addr_filter );
4781                 RegValue |= BIT4;
4782         }
4783
4784         usc_OutReg( info, CMR, RegValue );
4785         info->cmr_value = RegValue;
4786
4787         /* Receiver mode Register (RMR)
4788          *
4789          * <15..13>  000    encoding
4790          * <12..11>  00     FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4791          * <10>      1      1 = Set CRC to all 1s (use for SDLC/HDLC)
4792          * <9>       0      1 = Include Receive chars in CRC
4793          * <8>       1      1 = Use Abort/PE bit as abort indicator
4794          * <7..6>    00     Even parity
4795          * <5>       0      parity disabled
4796          * <4..2>    000    Receive Char Length = 8 bits
4797          * <1..0>    00     Disable Receiver
4798          *
4799          * 0000 0101 0000 0000 = 0x0500
4800          */
4801
4802         RegValue = 0x0500;
4803
4804         switch ( info->params.encoding ) {
4805         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4806         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4807         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4808         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4809         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4810         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4811         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4812         }
4813
4814         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4815                 RegValue |= BIT9;
4816         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4817                 RegValue |= ( BIT12 | BIT10 | BIT9 );
4818
4819         usc_OutReg( info, RMR, RegValue );
4820
4821         /* Set the Receive count Limit Register (RCLR) to 0xffff. */
4822         /* When an opening flag of an SDLC frame is recognized the */
4823         /* Receive Character count (RCC) is loaded with the value in */
4824         /* RCLR. The RCC is decremented for each received byte.  The */
4825         /* value of RCC is stored after the closing flag of the frame */
4826         /* allowing the frame size to be computed. */
4827
4828         usc_OutReg( info, RCLR, RCLRVALUE );
4829
4830         usc_RCmd( info, RCmd_SelectRicrdma_level );
4831
4832         /* Receive Interrupt Control Register (RICR)
4833          *
4834          * <15..8>      ?       RxFIFO DMA Request Level
4835          * <7>          0       Exited Hunt IA (Interrupt Arm)
4836          * <6>          0       Idle Received IA
4837          * <5>          0       Break/Abort IA
4838          * <4>          0       Rx Bound IA
4839          * <3>          1       Queued status reflects oldest 2 bytes in FIFO
4840          * <2>          0       Abort/PE IA
4841          * <1>          1       Rx Overrun IA
4842          * <0>          0       Select TC0 value for readback
4843          *
4844          *      0000 0000 0000 1000 = 0x000a
4845          */
4846
4847         /* Carry over the Exit Hunt and Idle Received bits */
4848         /* in case they have been armed by usc_ArmEvents.   */
4849
4850         RegValue = usc_InReg( info, RICR ) & 0xc0;
4851
4852         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4853                 usc_OutReg( info, RICR, (u16)(0x030a | RegValue) );
4854         else
4855                 usc_OutReg( info, RICR, (u16)(0x140a | RegValue) );
4856
4857         /* Unlatch all Rx status bits and clear Rx status IRQ Pending */
4858
4859         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
4860         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
4861
4862         /* Transmit mode Register (TMR)
4863          *
4864          * <15..13>     000     encoding
4865          * <12..11>     00      FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4866          * <10>         1       1 = Start CRC as all 1s (use for SDLC/HDLC)
4867          * <9>          0       1 = Tx CRC Enabled
4868          * <8>          0       1 = Append CRC to end of transmit frame
4869          * <7..6>       00      Transmit parity Even
4870          * <5>          0       Transmit parity Disabled
4871          * <4..2>       000     Tx Char Length = 8 bits
4872          * <1..0>       00      Disable Transmitter
4873          *
4874          *      0000 0100 0000 0000 = 0x0400
4875          */
4876
4877         RegValue = 0x0400;
4878
4879         switch ( info->params.encoding ) {
4880         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4881         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4882         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4883         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4884         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4885         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4886         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4887         }
4888
4889         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4890                 RegValue |= BIT9 + BIT8;
4891         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4892                 RegValue |= ( BIT12 | BIT10 | BIT9 | BIT8);
4893
4894         usc_OutReg( info, TMR, RegValue );
4895
4896         usc_set_txidle( info );
4897
4898
4899         usc_TCmd( info, TCmd_SelectTicrdma_level );
4900
4901         /* Transmit Interrupt Control Register (TICR)
4902          *
4903          * <15..8>      ?       Transmit FIFO DMA Level
4904          * <7>          0       Present IA (Interrupt Arm)
4905          * <6>          0       Idle Sent IA
4906          * <5>          1       Abort Sent IA
4907          * <4>          1       EOF/EOM Sent IA
4908          * <3>          0       CRC Sent IA
4909          * <2>          1       1 = Wait for SW Trigger to Start Frame
4910          * <1>          1       Tx Underrun IA
4911          * <0>          0       TC0 constant on read back
4912          *
4913          *      0000 0000 0011 0110 = 0x0036
4914          */
4915
4916         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4917                 usc_OutReg( info, TICR, 0x0736 );
4918         else
4919                 usc_OutReg( info, TICR, 0x1436 );
4920
4921         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
4922         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
4923
4924         /*
4925         ** Transmit Command/Status Register (TCSR)
4926         **
4927         ** <15..12>     0000    TCmd
4928         ** <11>         0/1     UnderWait
4929         ** <10..08>     000     TxIdle
4930         ** <7>          x       PreSent
4931         ** <6>          x       IdleSent
4932         ** <5>          x       AbortSent
4933         ** <4>          x       EOF/EOM Sent
4934         ** <3>          x       CRC Sent
4935         ** <2>          x       All Sent
4936         ** <1>          x       TxUnder
4937         ** <0>          x       TxEmpty
4938         **
4939         ** 0000 0000 0000 0000 = 0x0000
4940         */
4941         info->tcsr_value = 0;
4942
4943         if ( !PreSL1660 )
4944                 info->tcsr_value |= TCSR_UNDERWAIT;
4945
4946         usc_OutReg( info, TCSR, info->tcsr_value );
4947
4948         /* Clock mode Control Register (CMCR)
4949          *
4950          * <15..14>     00      counter 1 Source = Disabled
4951          * <13..12>     00      counter 0 Source = Disabled
4952          * <11..10>     11      BRG1 Input is TxC Pin
4953          * <9..8>       11      BRG0 Input is TxC Pin
4954          * <7..6>       01      DPLL Input is BRG1 Output
4955          * <5..3>       XXX     TxCLK comes from Port 0
4956          * <2..0>       XXX     RxCLK comes from Port 1
4957          *
4958          *      0000 1111 0111 0111 = 0x0f77
4959          */
4960
4961         RegValue = 0x0f40;
4962
4963         if ( info->params.flags & HDLC_FLAG_RXC_DPLL )
4964                 RegValue |= 0x0003;     /* RxCLK from DPLL */
4965         else if ( info->params.flags & HDLC_FLAG_RXC_BRG )
4966                 RegValue |= 0x0004;     /* RxCLK from BRG0 */
4967         else if ( info->params.flags & HDLC_FLAG_RXC_TXCPIN)
4968                 RegValue |= 0x0006;     /* RxCLK from TXC Input */
4969         else
4970                 RegValue |= 0x0007;     /* RxCLK from Port1 */
4971
4972         if ( info->params.flags & HDLC_FLAG_TXC_DPLL )
4973                 RegValue |= 0x0018;     /* TxCLK from DPLL */
4974         else if ( info->params.flags & HDLC_FLAG_TXC_BRG )
4975                 RegValue |= 0x0020;     /* TxCLK from BRG0 */
4976         else if ( info->params.flags & HDLC_FLAG_TXC_RXCPIN)
4977                 RegValue |= 0x0038;     /* RxCLK from TXC Input */
4978         else
4979                 RegValue |= 0x0030;     /* TxCLK from Port0 */
4980
4981         usc_OutReg( info, CMCR, RegValue );
4982
4983
4984         /* Hardware Configuration Register (HCR)
4985          *
4986          * <15..14>     00      CTR0 Divisor:00=32,01=16,10=8,11=4
4987          * <13>         0       CTR1DSel:0=CTR0Div determines CTR0Div
4988          * <12>         0       CVOK:0=report code violation in biphase
4989          * <11..10>     00      DPLL Divisor:00=32,01=16,10=8,11=4
4990          * <9..8>       XX      DPLL mode:00=disable,01=NRZ,10=Biphase,11=Biphase Level
4991          * <7..6>       00      reserved
4992          * <5>          0       BRG1 mode:0=continuous,1=single cycle
4993          * <4>          X       BRG1 Enable
4994          * <3..2>       00      reserved
4995          * <1>          0       BRG0 mode:0=continuous,1=single cycle
4996          * <0>          0       BRG0 Enable
4997          */
4998
4999         RegValue = 0x0000;
5000
5001         if ( info->params.flags & (HDLC_FLAG_RXC_DPLL + HDLC_FLAG_TXC_DPLL) ) {
5002                 u32 XtalSpeed;
5003                 u32 DpllDivisor;
5004                 u16 Tc;
5005
5006                 /*  DPLL is enabled. Use BRG1 to provide continuous reference clock  */
5007                 /*  for DPLL. DPLL mode in HCR is dependent on the encoding used. */
5008
5009                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5010                         XtalSpeed = 11059200;
5011                 else
5012                         XtalSpeed = 14745600;
5013
5014                 if ( info->params.flags & HDLC_FLAG_DPLL_DIV16 ) {
5015                         DpllDivisor = 16;
5016                         RegValue |= BIT10;
5017                 }
5018                 else if ( info->params.flags & HDLC_FLAG_DPLL_DIV8 ) {
5019                         DpllDivisor = 8;
5020                         RegValue |= BIT11;
5021                 }
5022                 else
5023                         DpllDivisor = 32;
5024
5025                 /*  Tc = (Xtal/Speed) - 1 */
5026                 /*  If twice the remainder of (Xtal/Speed) is greater than Speed */
5027                 /*  then rounding up gives a more precise time constant. Instead */
5028                 /*  of rounding up and then subtracting 1 we just don't subtract */
5029                 /*  the one in this case. */
5030
5031                 /*--------------------------------------------------
5032                  * ejz: for DPLL mode, application should use the
5033                  * same clock speed as the partner system, even
5034                  * though clocking is derived from the input RxData.
5035                  * In case the user uses a 0 for the clock speed,
5036                  * default to 0xffffffff and don't try to divide by
5037                  * zero
5038                  *--------------------------------------------------*/
5039                 if ( info->params.clock_speed )
5040                 {
5041                         Tc = (u16)((XtalSpeed/DpllDivisor)/info->params.clock_speed);
5042                         if ( !((((XtalSpeed/DpllDivisor) % info->params.clock_speed) * 2)
5043                                / info->params.clock_speed) )
5044                                 Tc--;
5045                 }
5046                 else
5047                         Tc = -1;
5048
5049
5050                 /* Write 16-bit Time Constant for BRG1 */
5051                 usc_OutReg( info, TC1R, Tc );
5052
5053                 RegValue |= BIT4;               /* enable BRG1 */
5054
5055                 switch ( info->params.encoding ) {
5056                 case HDLC_ENCODING_NRZ:
5057                 case HDLC_ENCODING_NRZB:
5058                 case HDLC_ENCODING_NRZI_MARK:
5059                 case HDLC_ENCODING_NRZI_SPACE: RegValue |= BIT8; break;
5060                 case HDLC_ENCODING_BIPHASE_MARK:
5061                 case HDLC_ENCODING_BIPHASE_SPACE: RegValue |= BIT9; break;
5062                 case HDLC_ENCODING_BIPHASE_LEVEL:
5063                 case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT9 + BIT8; break;
5064                 }
5065         }
5066
5067         usc_OutReg( info, HCR, RegValue );
5068
5069
5070         /* Channel Control/status Register (CCSR)
5071          *
5072          * <15>         X       RCC FIFO Overflow status (RO)
5073          * <14>         X       RCC FIFO Not Empty status (RO)
5074          * <13>         0       1 = Clear RCC FIFO (WO)
5075          * <12>         X       DPLL Sync (RW)
5076          * <11>         X       DPLL 2 Missed Clocks status (RO)
5077          * <10>         X       DPLL 1 Missed Clock status (RO)
5078          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
5079          * <7>          X       SDLC Loop On status (RO)
5080          * <6>          X       SDLC Loop Send status (RO)
5081          * <5>          1       Bypass counters for TxClk and RxClk (RW)
5082          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
5083          * <1..0>       00      reserved
5084          *
5085          *      0000 0000 0010 0000 = 0x0020
5086          */
5087
5088         usc_OutReg( info, CCSR, 0x1020 );
5089
5090
5091         if ( info->params.flags & HDLC_FLAG_AUTO_CTS ) {
5092                 usc_OutReg( info, SICR,
5093                             (u16)(usc_InReg(info,SICR) | SICR_CTS_INACTIVE) );
5094         }
5095
5096
5097         /* enable Master Interrupt Enable bit (MIE) */
5098         usc_EnableMasterIrqBit( info );
5099
5100         usc_ClearIrqPendingBits( info, RECEIVE_STATUS + RECEIVE_DATA +
5101                                 TRANSMIT_STATUS + TRANSMIT_DATA + MISC);
5102
5103         /* arm RCC underflow interrupt */
5104         usc_OutReg(info, SICR, (u16)(usc_InReg(info,SICR) | BIT3));
5105         usc_EnableInterrupts(info, MISC);
5106
5107         info->mbre_bit = 0;
5108         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5109         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5110         info->mbre_bit = BIT8;
5111         outw( BIT8, info->io_base );                    /* set Master Bus Enable (DCAR) */
5112
5113         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
5114                 /* Enable DMAEN (Port 7, Bit 14) */
5115                 /* This connects the DMA request signal to the ISA bus */
5116                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) & ~BIT14));
5117         }
5118
5119         /* DMA Control Register (DCR)
5120          *
5121          * <15..14>     10      Priority mode = Alternating Tx/Rx
5122          *              01      Rx has priority
5123          *              00      Tx has priority
5124          *
5125          * <13>         1       Enable Priority Preempt per DCR<15..14>
5126          *                      (WARNING DCR<11..10> must be 00 when this is 1)
5127          *              0       Choose activate channel per DCR<11..10>
5128          *
5129          * <12>         0       Little Endian for Array/List
5130          * <11..10>     00      Both Channels can use each bus grant
5131          * <9..6>       0000    reserved
5132          * <5>          0       7 CLK - Minimum Bus Re-request Interval
5133          * <4>          0       1 = drive D/C and S/D pins
5134          * <3>          1       1 = Add one wait state to all DMA cycles.
5135          * <2>          0       1 = Strobe /UAS on every transfer.
5136          * <1..0>       11      Addr incrementing only affects LS24 bits
5137          *
5138          *      0110 0000 0000 1011 = 0x600b
5139          */
5140
5141         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5142                 /* PCI adapter does not need DMA wait state */
5143                 usc_OutDmaReg( info, DCR, 0xa00b );
5144         }
5145         else
5146                 usc_OutDmaReg( info, DCR, 0x800b );
5147
5148
5149         /* Receive DMA mode Register (RDMR)
5150          *
5151          * <15..14>     11      DMA mode = Linked List Buffer mode
5152          * <13>         1       RSBinA/L = store Rx status Block in Arrary/List entry
5153          * <12>         1       Clear count of List Entry after fetching
5154          * <11..10>     00      Address mode = Increment
5155          * <9>          1       Terminate Buffer on RxBound
5156          * <8>          0       Bus Width = 16bits
5157          * <7..0>       ?       status Bits (write as 0s)
5158          *
5159          * 1111 0010 0000 0000 = 0xf200
5160          */
5161
5162         usc_OutDmaReg( info, RDMR, 0xf200 );
5163
5164
5165         /* Transmit DMA mode Register (TDMR)
5166          *
5167          * <15..14>     11      DMA mode = Linked List Buffer mode
5168          * <13>         1       TCBinA/L = fetch Tx Control Block from List entry
5169          * <12>         1       Clear count of List Entry after fetching
5170          * <11..10>     00      Address mode = Increment
5171          * <9>          1       Terminate Buffer on end of frame
5172          * <8>          0       Bus Width = 16bits
5173          * <7..0>       ?       status Bits (Read Only so write as 0)
5174          *
5175          *      1111 0010 0000 0000 = 0xf200
5176          */
5177
5178         usc_OutDmaReg( info, TDMR, 0xf200 );
5179
5180
5181         /* DMA Interrupt Control Register (DICR)
5182          *
5183          * <15>         1       DMA Interrupt Enable
5184          * <14>         0       1 = Disable IEO from USC
5185          * <13>         0       1 = Don't provide vector during IntAck
5186          * <12>         1       1 = Include status in Vector
5187          * <10..2>      0       reserved, Must be 0s
5188          * <1>          0       1 = Rx DMA Interrupt Enabled
5189          * <0>          0       1 = Tx DMA Interrupt Enabled
5190          *
5191          *      1001 0000 0000 0000 = 0x9000
5192          */
5193
5194         usc_OutDmaReg( info, DICR, 0x9000 );
5195
5196         usc_InDmaReg( info, RDMR );             /* clear pending receive DMA IRQ bits */
5197         usc_InDmaReg( info, TDMR );             /* clear pending transmit DMA IRQ bits */
5198         usc_OutDmaReg( info, CDIR, 0x0303 );    /* clear IUS and Pending for Tx and Rx */
5199
5200         /* Channel Control Register (CCR)
5201          *
5202          * <15..14>     10      Use 32-bit Tx Control Blocks (TCBs)
5203          * <13>         0       Trigger Tx on SW Command Disabled
5204          * <12>         0       Flag Preamble Disabled
5205          * <11..10>     00      Preamble Length
5206          * <9..8>       00      Preamble Pattern
5207          * <7..6>       10      Use 32-bit Rx status Blocks (RSBs)
5208          * <5>          0       Trigger Rx on SW Command Disabled
5209          * <4..0>       0       reserved
5210          *
5211          *      1000 0000 1000 0000 = 0x8080
5212          */
5213
5214         RegValue = 0x8080;
5215
5216         switch ( info->params.preamble_length ) {
5217         case HDLC_PREAMBLE_LENGTH_16BITS: RegValue |= BIT10; break;
5218         case HDLC_PREAMBLE_LENGTH_32BITS: RegValue |= BIT11; break;
5219         case HDLC_PREAMBLE_LENGTH_64BITS: RegValue |= BIT11 + BIT10; break;
5220         }
5221
5222         switch ( info->params.preamble ) {
5223         case HDLC_PREAMBLE_PATTERN_FLAGS: RegValue |= BIT8 + BIT12; break;
5224         case HDLC_PREAMBLE_PATTERN_ONES:  RegValue |= BIT8; break;
5225         case HDLC_PREAMBLE_PATTERN_10:    RegValue |= BIT9; break;
5226         case HDLC_PREAMBLE_PATTERN_01:    RegValue |= BIT9 + BIT8; break;
5227         }
5228
5229         usc_OutReg( info, CCR, RegValue );
5230
5231
5232         /*
5233          * Burst/Dwell Control Register
5234          *
5235          * <15..8>      0x20    Maximum number of transfers per bus grant
5236          * <7..0>       0x00    Maximum number of clock cycles per bus grant
5237          */
5238
5239         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5240                 /* don't limit bus occupancy on PCI adapter */
5241                 usc_OutDmaReg( info, BDCR, 0x0000 );
5242         }
5243         else
5244                 usc_OutDmaReg( info, BDCR, 0x2000 );
5245
5246         usc_stop_transmitter(info);
5247         usc_stop_receiver(info);
5248
5249 }       /* end of usc_set_sdlc_mode() */
5250
5251 /* usc_enable_loopback()
5252  *
5253  * Set the 16C32 for internal loopback mode.
5254  * The TxCLK and RxCLK signals are generated from the BRG0 and
5255  * the TxD is looped back to the RxD internally.
5256  *
5257  * Arguments:           info    pointer to device instance data
5258  *                      enable  1 = enable loopback, 0 = disable
5259  * Return Value:        None
5260  */
5261 static void usc_enable_loopback(struct mgsl_struct *info, int enable)
5262 {
5263         if (enable) {
5264                 /* blank external TXD output */
5265                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) | (BIT7+BIT6));
5266
5267                 /* Clock mode Control Register (CMCR)
5268                  *
5269                  * <15..14>     00      counter 1 Disabled
5270                  * <13..12>     00      counter 0 Disabled
5271                  * <11..10>     11      BRG1 Input is TxC Pin
5272                  * <9..8>       11      BRG0 Input is TxC Pin
5273                  * <7..6>       01      DPLL Input is BRG1 Output
5274                  * <5..3>       100     TxCLK comes from BRG0
5275                  * <2..0>       100     RxCLK comes from BRG0
5276                  *
5277                  * 0000 1111 0110 0100 = 0x0f64
5278                  */
5279
5280                 usc_OutReg( info, CMCR, 0x0f64 );
5281
5282                 /* Write 16-bit Time Constant for BRG0 */
5283                 /* use clock speed if available, otherwise use 8 for diagnostics */
5284                 if (info->params.clock_speed) {
5285                         if (info->bus_type == MGSL_BUS_TYPE_PCI)
5286                                 usc_OutReg(info, TC0R, (u16)((11059200/info->params.clock_speed)-1));
5287                         else
5288                                 usc_OutReg(info, TC0R, (u16)((14745600/info->params.clock_speed)-1));
5289                 } else
5290                         usc_OutReg(info, TC0R, (u16)8);
5291
5292                 /* Hardware Configuration Register (HCR) Clear Bit 1, BRG0
5293                    mode = Continuous Set Bit 0 to enable BRG0.  */
5294                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5295
5296                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5297                 usc_OutReg(info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004));
5298
5299                 /* set Internal Data loopback mode */
5300                 info->loopback_bits = 0x300;
5301                 outw( 0x0300, info->io_base + CCAR );
5302         } else {
5303                 /* enable external TXD output */
5304                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) & ~(BIT7+BIT6));
5305
5306                 /* clear Internal Data loopback mode */
5307                 info->loopback_bits = 0;
5308                 outw( 0,info->io_base + CCAR );
5309         }
5310
5311 }       /* end of usc_enable_loopback() */
5312
5313 /* usc_enable_aux_clock()
5314  *
5315  * Enabled the AUX clock output at the specified frequency.
5316  *
5317  * Arguments:
5318  *
5319  *      info            pointer to device extension
5320  *      data_rate       data rate of clock in bits per second
5321  *                      A data rate of 0 disables the AUX clock.
5322  *
5323  * Return Value:        None
5324  */
5325 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 data_rate )
5326 {
5327         u32 XtalSpeed;
5328         u16 Tc;
5329
5330         if ( data_rate ) {
5331                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5332                         XtalSpeed = 11059200;
5333                 else
5334                         XtalSpeed = 14745600;
5335
5336
5337                 /* Tc = (Xtal/Speed) - 1 */
5338                 /* If twice the remainder of (Xtal/Speed) is greater than Speed */
5339                 /* then rounding up gives a more precise time constant. Instead */
5340                 /* of rounding up and then subtracting 1 we just don't subtract */
5341                 /* the one in this case. */
5342
5343
5344                 Tc = (u16)(XtalSpeed/data_rate);
5345                 if ( !(((XtalSpeed % data_rate) * 2) / data_rate) )
5346                         Tc--;
5347
5348                 /* Write 16-bit Time Constant for BRG0 */
5349                 usc_OutReg( info, TC0R, Tc );
5350
5351                 /*
5352                  * Hardware Configuration Register (HCR)
5353                  * Clear Bit 1, BRG0 mode = Continuous
5354                  * Set Bit 0 to enable BRG0.
5355                  */
5356
5357                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5358
5359                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5360                 usc_OutReg( info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
5361         } else {
5362                 /* data rate == 0 so turn off BRG0 */
5363                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
5364         }
5365
5366 }       /* end of usc_enable_aux_clock() */
5367
5368 /*
5369  *
5370  * usc_process_rxoverrun_sync()
5371  *
5372  *              This function processes a receive overrun by resetting the
5373  *              receive DMA buffers and issuing a Purge Rx FIFO command
5374  *              to allow the receiver to continue receiving.
5375  *
5376  * Arguments:
5377  *
5378  *      info            pointer to device extension
5379  *
5380  * Return Value: None
5381  */
5382 static void usc_process_rxoverrun_sync( struct mgsl_struct *info )
5383 {
5384         int start_index;
5385         int end_index;
5386         int frame_start_index;
5387         bool start_of_frame_found = false;
5388         bool end_of_frame_found = false;
5389         bool reprogram_dma = false;
5390
5391         DMABUFFERENTRY *buffer_list = info->rx_buffer_list;
5392         u32 phys_addr;
5393
5394         usc_DmaCmd( info, DmaCmd_PauseRxChannel );
5395         usc_RCmd( info, RCmd_EnterHuntmode );
5396         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5397
5398         /* CurrentRxBuffer points to the 1st buffer of the next */
5399         /* possibly available receive frame. */
5400
5401         frame_start_index = start_index = end_index = info->current_rx_buffer;
5402
5403         /* Search for an unfinished string of buffers. This means */
5404         /* that a receive frame started (at least one buffer with */
5405         /* count set to zero) but there is no terminiting buffer */
5406         /* (status set to non-zero). */
5407
5408         while( !buffer_list[end_index].count )
5409         {
5410                 /* Count field has been reset to zero by 16C32. */
5411                 /* This buffer is currently in use. */
5412
5413                 if ( !start_of_frame_found )
5414                 {
5415                         start_of_frame_found = true;
5416                         frame_start_index = end_index;
5417                         end_of_frame_found = false;
5418                 }
5419
5420                 if ( buffer_list[end_index].status )
5421                 {
5422                         /* Status field has been set by 16C32. */
5423                         /* This is the last buffer of a received frame. */
5424
5425                         /* We want to leave the buffers for this frame intact. */
5426                         /* Move on to next possible frame. */
5427
5428                         start_of_frame_found = false;
5429                         end_of_frame_found = true;
5430                 }
5431
5432                 /* advance to next buffer entry in linked list */
5433                 end_index++;
5434                 if ( end_index == info->rx_buffer_count )
5435                         end_index = 0;
5436
5437                 if ( start_index == end_index )
5438                 {
5439                         /* The entire list has been searched with all Counts == 0 and */
5440                         /* all Status == 0. The receive buffers are */
5441                         /* completely screwed, reset all receive buffers! */
5442                         mgsl_reset_rx_dma_buffers( info );
5443                         frame_start_index = 0;
5444                         start_of_frame_found = false;
5445                         reprogram_dma = true;
5446                         break;
5447                 }
5448         }
5449
5450         if ( start_of_frame_found && !end_of_frame_found )
5451         {
5452                 /* There is an unfinished string of receive DMA buffers */
5453                 /* as a result of the receiver overrun. */
5454
5455                 /* Reset the buffers for the unfinished frame */
5456                 /* and reprogram the receive DMA controller to start */
5457                 /* at the 1st buffer of unfinished frame. */
5458
5459                 start_index = frame_start_index;
5460
5461                 do
5462                 {
5463                         *((unsigned long *)&(info->rx_buffer_list[start_index++].count)) = DMABUFFERSIZE;
5464
5465                         /* Adjust index for wrap around. */
5466                         if ( start_index == info->rx_buffer_count )
5467                                 start_index = 0;
5468
5469                 } while( start_index != end_index );
5470
5471                 reprogram_dma = true;
5472         }
5473
5474         if ( reprogram_dma )
5475         {
5476                 usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
5477                 usc_ClearIrqPendingBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5478                 usc_UnlatchRxstatusBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5479
5480                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5481
5482                 /* This empties the receive FIFO and loads the RCC with RCLR */
5483                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5484
5485                 /* program 16C32 with physical address of 1st DMA buffer entry */
5486                 phys_addr = info->rx_buffer_list[frame_start_index].phys_entry;
5487                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5488                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5489
5490                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5491                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5492                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5493
5494                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5495                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5496
5497                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5498                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5499                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5500                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5501                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5502                 else
5503                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5504         }
5505         else
5506         {
5507                 /* This empties the receive FIFO and loads the RCC with RCLR */
5508                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5509                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5510         }
5511
5512 }       /* end of usc_process_rxoverrun_sync() */
5513
5514 /* usc_stop_receiver()
5515  *
5516  *      Disable USC receiver
5517  *
5518  * Arguments:           info    pointer to device instance data
5519  * Return Value:        None
5520  */
5521 static void usc_stop_receiver( struct mgsl_struct *info )
5522 {
5523         if (debug_level >= DEBUG_LEVEL_ISR)
5524                 printk("%s(%d):usc_stop_receiver(%s)\n",
5525                          __FILE__,__LINE__, info->device_name );
5526
5527         /* Disable receive DMA channel. */
5528         /* This also disables receive DMA channel interrupts */
5529         usc_DmaCmd( info, DmaCmd_ResetRxChannel );
5530
5531         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5532         usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5533         usc_DisableInterrupts( info, RECEIVE_DATA + RECEIVE_STATUS );
5534
5535         usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5536
5537         /* This empties the receive FIFO and loads the RCC with RCLR */
5538         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5539         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5540
5541         info->rx_enabled = false;
5542         info->rx_overflow = false;
5543         info->rx_rcc_underrun = false;
5544
5545 }       /* end of stop_receiver() */
5546
5547 /* usc_start_receiver()
5548  *
5549  *      Enable the USC receiver
5550  *
5551  * Arguments:           info    pointer to device instance data
5552  * Return Value:        None
5553  */
5554 static void usc_start_receiver( struct mgsl_struct *info )
5555 {
5556         u32 phys_addr;
5557
5558         if (debug_level >= DEBUG_LEVEL_ISR)
5559                 printk("%s(%d):usc_start_receiver(%s)\n",
5560                          __FILE__,__LINE__, info->device_name );
5561
5562         mgsl_reset_rx_dma_buffers( info );
5563         usc_stop_receiver( info );
5564
5565         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5566         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5567
5568         if ( info->params.mode == MGSL_MODE_HDLC ||
5569                 info->params.mode == MGSL_MODE_RAW ) {
5570                 /* DMA mode Transfers */
5571                 /* Program the DMA controller. */
5572                 /* Enable the DMA controller end of buffer interrupt. */
5573
5574                 /* program 16C32 with physical address of 1st DMA buffer entry */
5575                 phys_addr = info->rx_buffer_list[0].phys_entry;
5576                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5577                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5578
5579                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5580                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5581                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5582
5583                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5584                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5585
5586                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5587                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5588                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5589                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5590                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5591                 else
5592                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5593         } else {
5594                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
5595                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
5596                 usc_EnableInterrupts(info, RECEIVE_DATA);
5597
5598                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5599                 usc_RCmd( info, RCmd_EnterHuntmode );
5600
5601                 usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5602         }
5603
5604         usc_OutReg( info, CCSR, 0x1020 );
5605
5606         info->rx_enabled = true;
5607
5608 }       /* end of usc_start_receiver() */
5609
5610 /* usc_start_transmitter()
5611  *
5612  *      Enable the USC transmitter and send a transmit frame if
5613  *      one is loaded in the DMA buffers.
5614  *
5615  * Arguments:           info    pointer to device instance data
5616  * Return Value:        None
5617  */
5618 static void usc_start_transmitter( struct mgsl_struct *info )
5619 {
5620         u32 phys_addr;
5621         unsigned int FrameSize;
5622
5623         if (debug_level >= DEBUG_LEVEL_ISR)
5624                 printk("%s(%d):usc_start_transmitter(%s)\n",
5625                          __FILE__,__LINE__, info->device_name );
5626
5627         if ( info->xmit_cnt ) {
5628
5629                 /* If auto RTS enabled and RTS is inactive, then assert */
5630                 /* RTS and set a flag indicating that the driver should */
5631                 /* negate RTS when the transmission completes. */
5632
5633                 info->drop_rts_on_tx_done = false;
5634
5635                 if ( info->params.flags & HDLC_FLAG_AUTO_RTS ) {
5636                         usc_get_serial_signals( info );
5637                         if ( !(info->serial_signals & SerialSignal_RTS) ) {
5638                                 info->serial_signals |= SerialSignal_RTS;
5639                                 usc_set_serial_signals( info );
5640                                 info->drop_rts_on_tx_done = true;
5641                         }
5642                 }
5643
5644
5645                 if ( info->params.mode == MGSL_MODE_ASYNC ) {
5646                         if ( !info->tx_active ) {
5647                                 usc_UnlatchTxstatusBits(info, TXSTATUS_ALL);
5648                                 usc_ClearIrqPendingBits(info, TRANSMIT_STATUS + TRANSMIT_DATA);
5649                                 usc_EnableInterrupts(info, TRANSMIT_DATA);
5650                                 usc_load_txfifo(info);
5651                         }
5652                 } else {
5653                         /* Disable transmit DMA controller while programming. */
5654                         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5655
5656                         /* Transmit DMA buffer is loaded, so program USC */
5657                         /* to send the frame contained in the buffers.   */
5658
5659                         FrameSize = info->tx_buffer_list[info->start_tx_dma_buffer].rcc;
5660
5661                         /* if operating in Raw sync mode, reset the rcc component
5662                          * of the tx dma buffer entry, otherwise, the serial controller
5663                          * will send a closing sync char after this count.
5664                          */
5665                         if ( info->params.mode == MGSL_MODE_RAW )
5666                                 info->tx_buffer_list[info->start_tx_dma_buffer].rcc = 0;
5667
5668                         /* Program the Transmit Character Length Register (TCLR) */
5669                         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
5670                         usc_OutReg( info, TCLR, (u16)FrameSize );
5671
5672                         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5673
5674                         /* Program the address of the 1st DMA Buffer Entry in linked list */
5675                         phys_addr = info->tx_buffer_list[info->start_tx_dma_buffer].phys_entry;
5676                         usc_OutDmaReg( info, NTARL, (u16)phys_addr );
5677                         usc_OutDmaReg( info, NTARU, (u16)(phys_addr >> 16) );
5678
5679                         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5680                         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
5681                         usc_EnableInterrupts( info, TRANSMIT_STATUS );
5682
5683                         if ( info->params.mode == MGSL_MODE_RAW &&
5684                                         info->num_tx_dma_buffers > 1 ) {
5685                            /* When running external sync mode, attempt to 'stream' transmit  */
5686                            /* by filling tx dma buffers as they become available. To do this */
5687                            /* we need to enable Tx DMA EOB Status interrupts :               */
5688                            /*                                                                */
5689                            /* 1. Arm End of Buffer (EOB) Transmit DMA Interrupt (BIT2 of TDIAR) */
5690                            /* 2. Enable Transmit DMA Interrupts (BIT0 of DICR) */
5691
5692                            usc_OutDmaReg( info, TDIAR, BIT2|BIT3 );
5693                            usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT0) );
5694                         }
5695
5696                         /* Initialize Transmit DMA Channel */
5697                         usc_DmaCmd( info, DmaCmd_InitTxChannel );
5698
5699                         usc_TCmd( info, TCmd_SendFrame );
5700
5701                         mod_timer(&info->tx_timer, jiffies +
5702                                         msecs_to_jiffies(5000));
5703                 }
5704                 info->tx_active = true;
5705         }
5706
5707         if ( !info->tx_enabled ) {
5708                 info->tx_enabled = true;
5709                 if ( info->params.flags & HDLC_FLAG_AUTO_CTS )
5710                         usc_EnableTransmitter(info,ENABLE_AUTO_CTS);
5711                 else
5712                         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
5713         }
5714
5715 }       /* end of usc_start_transmitter() */
5716
5717 /* usc_stop_transmitter()
5718  *
5719  *      Stops the transmitter and DMA
5720  *
5721  * Arguments:           info    pointer to device isntance data
5722  * Return Value:        None
5723  */
5724 static void usc_stop_transmitter( struct mgsl_struct *info )
5725 {
5726         if (debug_level >= DEBUG_LEVEL_ISR)
5727                 printk("%s(%d):usc_stop_transmitter(%s)\n",
5728                          __FILE__,__LINE__, info->device_name );
5729
5730         del_timer(&info->tx_timer);
5731
5732         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5733         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5734         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5735
5736         usc_EnableTransmitter(info,DISABLE_UNCONDITIONAL);
5737         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5738         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5739
5740         info->tx_enabled = false;
5741         info->tx_active = false;
5742
5743 }       /* end of usc_stop_transmitter() */
5744
5745 /* usc_load_txfifo()
5746  *
5747  *      Fill the transmit FIFO until the FIFO is full or
5748  *      there is no more data to load.
5749  *
5750  * Arguments:           info    pointer to device extension (instance data)
5751  * Return Value:        None
5752  */
5753 static void usc_load_txfifo( struct mgsl_struct *info )
5754 {
5755         int Fifocount;
5756         u8 TwoBytes[2];
5757
5758         if ( !info->xmit_cnt && !info->x_char )
5759                 return;
5760
5761         /* Select transmit FIFO status readback in TICR */
5762         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
5763
5764         /* load the Transmit FIFO until FIFOs full or all data sent */
5765
5766         while( (Fifocount = usc_InReg(info, TICR) >> 8) && info->xmit_cnt ) {
5767                 /* there is more space in the transmit FIFO and */
5768                 /* there is more data in transmit buffer */
5769
5770                 if ( (info->xmit_cnt > 1) && (Fifocount > 1) && !info->x_char ) {
5771                         /* write a 16-bit word from transmit buffer to 16C32 */
5772
5773                         TwoBytes[0] = info->xmit_buf[info->xmit_tail++];
5774                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5775                         TwoBytes[1] = info->xmit_buf[info->xmit_tail++];
5776                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5777
5778                         outw( *((u16 *)TwoBytes), info->io_base + DATAREG);
5779
5780                         info->xmit_cnt -= 2;
5781                         info->icount.tx += 2;
5782                 } else {
5783                         /* only 1 byte left to transmit or 1 FIFO slot left */
5784
5785                         outw( (inw( info->io_base + CCAR) & 0x0780) | (TDR+LSBONLY),
5786                                 info->io_base + CCAR );
5787
5788                         if (info->x_char) {
5789                                 /* transmit pending high priority char */
5790                                 outw( info->x_char,info->io_base + CCAR );
5791                                 info->x_char = 0;
5792                         } else {
5793                                 outw( info->xmit_buf[info->xmit_tail++],info->io_base + CCAR );
5794                                 info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5795                                 info->xmit_cnt--;
5796                         }
5797                         info->icount.tx++;
5798                 }
5799         }
5800
5801 }       /* end of usc_load_txfifo() */
5802
5803 /* usc_reset()
5804  *
5805  *      Reset the adapter to a known state and prepare it for further use.
5806  *
5807  * Arguments:           info    pointer to device instance data
5808  * Return Value:        None
5809  */
5810 static void usc_reset( struct mgsl_struct *info )
5811 {
5812         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5813                 int i;
5814                 u32 readval;
5815
5816                 /* Set BIT30 of Misc Control Register */
5817                 /* (Local Control Register 0x50) to force reset of USC. */
5818
5819                 volatile u32 *MiscCtrl = (u32 *)(info->lcr_base + 0x50);
5820                 u32 *LCR0BRDR = (u32 *)(info->lcr_base + 0x28);
5821
5822                 info->misc_ctrl_value |= BIT30;
5823                 *MiscCtrl = info->misc_ctrl_value;
5824
5825                 /*
5826                  * Force at least 170ns delay before clearing
5827                  * reset bit. Each read from LCR takes at least
5828                  * 30ns so 10 times for 300ns to be safe.
5829                  */
5830                 for(i=0;i<10;i++)
5831                         readval = *MiscCtrl;
5832
5833                 info->misc_ctrl_value &= ~BIT30;
5834                 *MiscCtrl = info->misc_ctrl_value;
5835
5836                 *LCR0BRDR = BUS_DESCRIPTOR(
5837                         1,              // Write Strobe Hold (0-3)
5838                         2,              // Write Strobe Delay (0-3)
5839                         2,              // Read Strobe Delay  (0-3)
5840                         0,              // NWDD (Write data-data) (0-3)
5841                         4,              // NWAD (Write Addr-data) (0-31)
5842                         0,              // NXDA (Read/Write Data-Addr) (0-3)
5843                         0,              // NRDD (Read Data-Data) (0-3)
5844                         5               // NRAD (Read Addr-Data) (0-31)
5845                         );
5846         } else {
5847                 /* do HW reset */
5848                 outb( 0,info->io_base + 8 );
5849         }
5850
5851         info->mbre_bit = 0;
5852         info->loopback_bits = 0;
5853         info->usc_idle_mode = 0;
5854
5855         /*
5856          * Program the Bus Configuration Register (BCR)
5857          *
5858          * <15>         0       Don't use separate address
5859          * <14..6>      0       reserved
5860          * <5..4>       00      IAckmode = Default, don't care
5861          * <3>          1       Bus Request Totem Pole output
5862          * <2>          1       Use 16 Bit data bus
5863          * <1>          0       IRQ Totem Pole output
5864          * <0>          0       Don't Shift Right Addr
5865          *
5866          * 0000 0000 0000 1100 = 0x000c
5867          *
5868          * By writing to io_base + SDPIN the Wait/Ack pin is
5869          * programmed to work as a Wait pin.
5870          */
5871
5872         outw( 0x000c,info->io_base + SDPIN );
5873
5874
5875         outw( 0,info->io_base );
5876         outw( 0,info->io_base + CCAR );
5877
5878         /* select little endian byte ordering */
5879         usc_RTCmd( info, RTCmd_SelectLittleEndian );
5880
5881
5882         /* Port Control Register (PCR)
5883          *
5884          * <15..14>     11      Port 7 is Output (~DMAEN, Bit 14 : 0 = Enabled)
5885          * <13..12>     11      Port 6 is Output (~INTEN, Bit 12 : 0 = Enabled)
5886          * <11..10>     00      Port 5 is Input (No Connect, Don't Care)
5887          * <9..8>       00      Port 4 is Input (No Connect, Don't Care)
5888          * <7..6>       11      Port 3 is Output (~RTS, Bit 6 : 0 = Enabled )
5889          * <5..4>       11      Port 2 is Output (~DTR, Bit 4 : 0 = Enabled )
5890          * <3..2>       01      Port 1 is Input (Dedicated RxC)
5891          * <1..0>       01      Port 0 is Input (Dedicated TxC)
5892          *
5893          *      1111 0000 1111 0101 = 0xf0f5
5894          */
5895
5896         usc_OutReg( info, PCR, 0xf0f5 );
5897
5898
5899         /*
5900          * Input/Output Control Register
5901          *
5902          * <15..14>     00      CTS is active low input
5903          * <13..12>     00      DCD is active low input
5904          * <11..10>     00      TxREQ pin is input (DSR)
5905          * <9..8>       00      RxREQ pin is input (RI)
5906          * <7..6>       00      TxD is output (Transmit Data)
5907          * <5..3>       000     TxC Pin in Input (14.7456MHz Clock)
5908          * <2..0>       100     RxC is Output (drive with BRG0)
5909          *
5910          *      0000 0000 0000 0100 = 0x0004
5911          */
5912
5913         usc_OutReg( info, IOCR, 0x0004 );
5914
5915 }       /* end of usc_reset() */
5916
5917 /* usc_set_async_mode()
5918  *
5919  *      Program adapter for asynchronous communications.
5920  *
5921  * Arguments:           info            pointer to device instance data
5922  * Return Value:        None
5923  */
5924 static void usc_set_async_mode( struct mgsl_struct *info )
5925 {
5926         u16 RegValue;
5927
5928         /* disable interrupts while programming USC */
5929         usc_DisableMasterIrqBit( info );
5930
5931         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5932         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5933
5934         usc_loopback_frame( info );
5935
5936         /* Channel mode Register (CMR)
5937          *
5938          * <15..14>     00      Tx Sub modes, 00 = 1 Stop Bit
5939          * <13..12>     00                    00 = 16X Clock
5940          * <11..8>      0000    Transmitter mode = Asynchronous
5941          * <7..6>       00      reserved?
5942          * <5..4>       00      Rx Sub modes, 00 = 16X Clock
5943          * <3..0>       0000    Receiver mode = Asynchronous
5944          *
5945          * 0000 0000 0000 0000 = 0x0
5946          */
5947
5948         RegValue = 0;
5949         if ( info->params.stop_bits != 1 )
5950                 RegValue |= BIT14;
5951         usc_OutReg( info, CMR, RegValue );
5952
5953
5954         /* Receiver mode Register (RMR)
5955          *
5956          * <15..13>     000     encoding = None
5957          * <12..08>     00000   reserved (Sync Only)
5958          * <7..6>       00      Even parity
5959          * <5>          0       parity disabled
5960          * <4..2>       000     Receive Char Length = 8 bits
5961          * <1..0>       00      Disable Receiver
5962          *
5963          * 0000 0000 0000 0000 = 0x0
5964          */
5965
5966         RegValue = 0;
5967
5968         if ( info->params.data_bits != 8 )
5969                 RegValue |= BIT4+BIT3+BIT2;
5970
5971         if ( info->params.parity != ASYNC_PARITY_NONE ) {
5972                 RegValue |= BIT5;
5973                 if ( info->params.parity != ASYNC_PARITY_ODD )
5974                         RegValue |= BIT6;
5975         }
5976
5977         usc_OutReg( info, RMR, RegValue );
5978
5979
5980         /* Set IRQ trigger level */
5981
5982         usc_RCmd( info, RCmd_SelectRicrIntLevel );
5983
5984
5985         /* Receive Interrupt Control Register (RICR)
5986          *
5987          * <15..8>      ?               RxFIFO IRQ Request Level
5988          *
5989          * Note: For async mode the receive FIFO level must be set
5990          * to 0 to avoid the situation where the FIFO contains fewer bytes
5991          * than the trigger level and no more data is expected.
5992          *
5993          * <7>          0               Exited Hunt IA (Interrupt Arm)
5994          * <6>          0               Idle Received IA
5995          * <5>          0               Break/Abort IA
5996          * <4>          0               Rx Bound IA
5997          * <3>          0               Queued status reflects oldest byte in FIFO
5998          * <2>          0               Abort/PE IA
5999          * <1>          0               Rx Overrun IA
6000          * <0>          0               Select TC0 value for readback
6001          *
6002          * 0000 0000 0100 0000 = 0x0000 + (FIFOLEVEL in MSB)
6003          */
6004
6005         usc_OutReg( info, RICR, 0x0000 );
6006
6007         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
6008         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
6009
6010
6011         /* Transmit mode Register (TMR)
6012          *
6013          * <15..13>     000     encoding = None
6014          * <12..08>     00000   reserved (Sync Only)
6015          * <7..6>       00      Transmit parity Even
6016          * <5>          0       Transmit parity Disabled
6017          * <4..2>       000     Tx Char Length = 8 bits
6018          * <1..0>       00      Disable Transmitter
6019          *
6020          * 0000 0000 0000 0000 = 0x0
6021          */
6022
6023         RegValue = 0;
6024
6025         if ( info->params.data_bits != 8 )
6026                 RegValue |= BIT4+BIT3+BIT2;
6027
6028         if ( info->params.parity != ASYNC_PARITY_NONE ) {
6029                 RegValue |= BIT5;
6030                 if ( info->params.parity != ASYNC_PARITY_ODD )
6031                         RegValue |= BIT6;
6032         }
6033
6034         usc_OutReg( info, TMR, RegValue );
6035
6036         usc_set_txidle( info );
6037
6038
6039         /* Set IRQ trigger level */
6040
6041         usc_TCmd( info, TCmd_SelectTicrIntLevel );
6042
6043
6044         /* Transmit Interrupt Control Register (TICR)
6045          *
6046          * <15..8>      ?       Transmit FIFO IRQ Level
6047          * <7>          0       Present IA (Interrupt Arm)
6048          * <6>          1       Idle Sent IA
6049          * <5>          0       Abort Sent IA
6050          * <4>          0       EOF/EOM Sent IA
6051          * <3>          0       CRC Sent IA
6052          * <2>          0       1 = Wait for SW Trigger to Start Frame
6053          * <1>          0       Tx Underrun IA
6054          * <0>          0       TC0 constant on read back
6055          *
6056          *      0000 0000 0100 0000 = 0x0040
6057          */
6058
6059         usc_OutReg( info, TICR, 0x1f40 );
6060
6061         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
6062         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
6063
6064         usc_enable_async_clock( info, info->params.data_rate );
6065
6066
6067         /* Channel Control/status Register (CCSR)
6068          *
6069          * <15>         X       RCC FIFO Overflow status (RO)
6070          * <14>         X       RCC FIFO Not Empty status (RO)
6071          * <13>         0       1 = Clear RCC FIFO (WO)
6072          * <12>         X       DPLL in Sync status (RO)
6073          * <11>         X       DPLL 2 Missed Clocks status (RO)
6074          * <10>         X       DPLL 1 Missed Clock status (RO)
6075          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
6076          * <7>          X       SDLC Loop On status (RO)
6077          * <6>          X       SDLC Loop Send status (RO)
6078          * <5>          1       Bypass counters for TxClk and RxClk (RW)
6079          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
6080          * <1..0>       00      reserved
6081          *
6082          *      0000 0000 0010 0000 = 0x0020
6083          */
6084
6085         usc_OutReg( info, CCSR, 0x0020 );
6086
6087         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6088                               RECEIVE_DATA + RECEIVE_STATUS );
6089
6090         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6091                                 RECEIVE_DATA + RECEIVE_STATUS );
6092
6093         usc_EnableMasterIrqBit( info );
6094
6095         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6096                 /* Enable INTEN (Port 6, Bit12) */
6097                 /* This connects the IRQ request signal to the ISA bus */
6098                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6099         }
6100
6101         if (info->params.loopback) {
6102                 info->loopback_bits = 0x300;
6103                 outw(0x0300, info->io_base + CCAR);
6104         }
6105
6106 }       /* end of usc_set_async_mode() */
6107
6108 /* usc_loopback_frame()
6109  *
6110  *      Loop back a small (2 byte) dummy SDLC frame.
6111  *      Interrupts and DMA are NOT used. The purpose of this is to
6112  *      clear any 'stale' status info left over from running in async mode.
6113  *
6114  *      The 16C32 shows the strange behaviour of marking the 1st
6115  *      received SDLC frame with a CRC error even when there is no
6116  *      CRC error. To get around this a small dummy from of 2 bytes
6117  *      is looped back when switching from async to sync mode.
6118  *
6119  * Arguments:           info            pointer to device instance data
6120  * Return Value:        None
6121  */
6122 static void usc_loopback_frame( struct mgsl_struct *info )
6123 {
6124         int i;
6125         unsigned long oldmode = info->params.mode;
6126
6127         info->params.mode = MGSL_MODE_HDLC;
6128
6129         usc_DisableMasterIrqBit( info );
6130
6131         usc_set_sdlc_mode( info );
6132         usc_enable_loopback( info, 1 );
6133
6134         /* Write 16-bit Time Constant for BRG0 */
6135         usc_OutReg( info, TC0R, 0 );
6136
6137         /* Channel Control Register (CCR)
6138          *
6139          * <15..14>     00      Don't use 32-bit Tx Control Blocks (TCBs)
6140          * <13>         0       Trigger Tx on SW Command Disabled
6141          * <12>         0       Flag Preamble Disabled
6142          * <11..10>     00      Preamble Length = 8-Bits
6143          * <9..8>       01      Preamble Pattern = flags
6144          * <7..6>       10      Don't use 32-bit Rx status Blocks (RSBs)
6145          * <5>          0       Trigger Rx on SW Command Disabled
6146          * <4..0>       0       reserved
6147          *
6148          *      0000 0001 0000 0000 = 0x0100
6149          */
6150
6151         usc_OutReg( info, CCR, 0x0100 );
6152
6153         /* SETUP RECEIVER */
6154         usc_RTCmd( info, RTCmd_PurgeRxFifo );
6155         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
6156
6157         /* SETUP TRANSMITTER */
6158         /* Program the Transmit Character Length Register (TCLR) */
6159         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
6160         usc_OutReg( info, TCLR, 2 );
6161         usc_RTCmd( info, RTCmd_PurgeTxFifo );
6162
6163         /* unlatch Tx status bits, and start transmit channel. */
6164         usc_UnlatchTxstatusBits(info,TXSTATUS_ALL);
6165         outw(0,info->io_base + DATAREG);
6166
6167         /* ENABLE TRANSMITTER */
6168         usc_TCmd( info, TCmd_SendFrame );
6169         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
6170
6171         /* WAIT FOR RECEIVE COMPLETE */
6172         for (i=0 ; i<1000 ; i++)
6173                 if (usc_InReg( info, RCSR ) & (BIT8 + BIT4 + BIT3 + BIT1))
6174                         break;
6175
6176         /* clear Internal Data loopback mode */
6177         usc_enable_loopback(info, 0);
6178
6179         usc_EnableMasterIrqBit(info);
6180
6181         info->params.mode = oldmode;
6182
6183 }       /* end of usc_loopback_frame() */
6184
6185 /* usc_set_sync_mode()  Programs the USC for SDLC communications.
6186  *
6187  * Arguments:           info    pointer to adapter info structure
6188  * Return Value:        None
6189  */
6190 static void usc_set_sync_mode( struct mgsl_struct *info )
6191 {
6192         usc_loopback_frame( info );
6193         usc_set_sdlc_mode( info );
6194
6195         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6196                 /* Enable INTEN (Port 6, Bit12) */
6197                 /* This connects the IRQ request signal to the ISA bus */
6198                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6199         }
6200
6201         usc_enable_aux_clock(info, info->params.clock_speed);
6202
6203         if (info->params.loopback)
6204                 usc_enable_loopback(info,1);
6205
6206 }       /* end of mgsl_set_sync_mode() */
6207
6208 /* usc_set_txidle()     Set the HDLC idle mode for the transmitter.
6209  *
6210  * Arguments:           info    pointer to device instance data
6211  * Return Value:        None
6212  */
6213 static void usc_set_txidle( struct mgsl_struct *info )
6214 {
6215         u16 usc_idle_mode = IDLEMODE_FLAGS;
6216
6217         /* Map API idle mode to USC register bits */
6218
6219         switch( info->idle_mode ){
6220         case HDLC_TXIDLE_FLAGS:                 usc_idle_mode = IDLEMODE_FLAGS; break;
6221         case HDLC_TXIDLE_ALT_ZEROS_ONES:        usc_idle_mode = IDLEMODE_ALT_ONE_ZERO; break;
6222         case HDLC_TXIDLE_ZEROS:                 usc_idle_mode = IDLEMODE_ZERO; break;
6223         case HDLC_TXIDLE_ONES:                  usc_idle_mode = IDLEMODE_ONE; break;
6224         case HDLC_TXIDLE_ALT_MARK_SPACE:        usc_idle_mode = IDLEMODE_ALT_MARK_SPACE; break;
6225         case HDLC_TXIDLE_SPACE:                 usc_idle_mode = IDLEMODE_SPACE; break;
6226         case HDLC_TXIDLE_MARK:                  usc_idle_mode = IDLEMODE_MARK; break;
6227         }
6228
6229         info->usc_idle_mode = usc_idle_mode;
6230         //usc_OutReg(info, TCSR, usc_idle_mode);
6231         info->tcsr_value &= ~IDLEMODE_MASK;     /* clear idle mode bits */
6232         info->tcsr_value += usc_idle_mode;
6233         usc_OutReg(info, TCSR, info->tcsr_value);
6234
6235         /*
6236          * if SyncLink WAN adapter is running in external sync mode, the
6237          * transmitter has been set to Monosync in order to try to mimic
6238          * a true raw outbound bit stream. Monosync still sends an open/close
6239          * sync char at the start/end of a frame. Try to match those sync
6240          * patterns to the idle mode set here
6241          */
6242         if ( info->params.mode == MGSL_MODE_RAW ) {
6243                 unsigned char syncpat = 0;
6244                 switch( info->idle_mode ) {
6245                 case HDLC_TXIDLE_FLAGS:
6246                         syncpat = 0x7e;
6247                         break;
6248                 case HDLC_TXIDLE_ALT_ZEROS_ONES:
6249                         syncpat = 0x55;
6250                         break;
6251                 case HDLC_TXIDLE_ZEROS:
6252                 case HDLC_TXIDLE_SPACE:
6253                         syncpat = 0x00;
6254                         break;
6255                 case HDLC_TXIDLE_ONES:
6256                 case HDLC_TXIDLE_MARK:
6257                         syncpat = 0xff;
6258                         break;
6259                 case HDLC_TXIDLE_ALT_MARK_SPACE:
6260                         syncpat = 0xaa;
6261                         break;
6262                 }
6263
6264                 usc_SetTransmitSyncChars(info,syncpat,syncpat);
6265         }
6266
6267 }       /* end of usc_set_txidle() */
6268
6269 /* usc_get_serial_signals()
6270  *
6271  *      Query the adapter for the state of the V24 status (input) signals.
6272  *
6273  * Arguments:           info    pointer to device instance data
6274  * Return Value:        None
6275  */
6276 static void usc_get_serial_signals( struct mgsl_struct *info )
6277 {
6278         u16 status;
6279
6280         /* clear all serial signals except DTR and RTS */
6281         info->serial_signals &= SerialSignal_DTR + SerialSignal_RTS;
6282
6283         /* Read the Misc Interrupt status Register (MISR) to get */
6284         /* the V24 status signals. */
6285
6286         status = usc_InReg( info, MISR );
6287
6288         /* set serial signal bits to reflect MISR */
6289
6290         if ( status & MISCSTATUS_CTS )
6291                 info->serial_signals |= SerialSignal_CTS;
6292
6293         if ( status & MISCSTATUS_DCD )
6294                 info->serial_signals |= SerialSignal_DCD;
6295
6296         if ( status & MISCSTATUS_RI )
6297                 info->serial_signals |= SerialSignal_RI;
6298
6299         if ( status & MISCSTATUS_DSR )
6300                 info->serial_signals |= SerialSignal_DSR;
6301
6302 }       /* end of usc_get_serial_signals() */
6303
6304 /* usc_set_serial_signals()
6305  *
6306  *      Set the state of DTR and RTS based on contents of
6307  *      serial_signals member of device extension.
6308  *
6309  * Arguments:           info    pointer to device instance data
6310  * Return Value:        None
6311  */
6312 static void usc_set_serial_signals( struct mgsl_struct *info )
6313 {
6314         u16 Control;
6315         unsigned char V24Out = info->serial_signals;
6316
6317         /* get the current value of the Port Control Register (PCR) */
6318
6319         Control = usc_InReg( info, PCR );
6320
6321         if ( V24Out & SerialSignal_RTS )
6322                 Control &= ~(BIT6);
6323         else
6324                 Control |= BIT6;
6325
6326         if ( V24Out & SerialSignal_DTR )
6327                 Control &= ~(BIT4);
6328         else
6329                 Control |= BIT4;
6330
6331         usc_OutReg( info, PCR, Control );
6332
6333 }       /* end of usc_set_serial_signals() */
6334
6335 /* usc_enable_async_clock()
6336  *
6337  *      Enable the async clock at the specified frequency.
6338  *
6339  * Arguments:           info            pointer to device instance data
6340  *                      data_rate       data rate of clock in bps
6341  *                                      0 disables the AUX clock.
6342  * Return Value:        None
6343  */
6344 static void usc_enable_async_clock( struct mgsl_struct *info, u32 data_rate )
6345 {
6346         if ( data_rate )        {
6347                 /*
6348                  * Clock mode Control Register (CMCR)
6349                  *
6350                  * <15..14>     00      counter 1 Disabled
6351                  * <13..12>     00      counter 0 Disabled
6352                  * <11..10>     11      BRG1 Input is TxC Pin
6353                  * <9..8>       11      BRG0 Input is TxC Pin
6354                  * <7..6>       01      DPLL Input is BRG1 Output
6355                  * <5..3>       100     TxCLK comes from BRG0
6356                  * <2..0>       100     RxCLK comes from BRG0
6357                  *
6358                  * 0000 1111 0110 0100 = 0x0f64
6359                  */
6360
6361                 usc_OutReg( info, CMCR, 0x0f64 );
6362
6363
6364                 /*
6365                  * Write 16-bit Time Constant for BRG0
6366                  * Time Constant = (ClkSpeed / data_rate) - 1
6367                  * ClkSpeed = 921600 (ISA), 691200 (PCI)
6368                  */
6369
6370                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6371                         usc_OutReg( info, TC0R, (u16)((691200/data_rate) - 1) );
6372                 else
6373                         usc_OutReg( info, TC0R, (u16)((921600/data_rate) - 1) );
6374
6375
6376                 /*
6377                  * Hardware Configuration Register (HCR)
6378                  * Clear Bit 1, BRG0 mode = Continuous
6379                  * Set Bit 0 to enable BRG0.
6380                  */
6381
6382                 usc_OutReg( info, HCR,
6383                             (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
6384
6385
6386                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
6387
6388                 usc_OutReg( info, IOCR,
6389                             (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
6390         } else {
6391                 /* data rate == 0 so turn off BRG0 */
6392                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
6393         }
6394
6395 }       /* end of usc_enable_async_clock() */
6396
6397 /*
6398  * Buffer Structures:
6399  *
6400  * Normal memory access uses virtual addresses that can make discontiguous
6401  * physical memory pages appear to be contiguous in the virtual address
6402  * space (the processors memory mapping handles the conversions).
6403  *
6404  * DMA transfers require physically contiguous memory. This is because
6405  * the DMA system controller and DMA bus masters deal with memory using
6406  * only physical addresses.
6407  *
6408  * This causes a problem under Windows NT when large DMA buffers are
6409  * needed. Fragmentation of the nonpaged pool prevents allocations of
6410  * physically contiguous buffers larger than the PAGE_SIZE.
6411  *
6412  * However the 16C32 supports Bus Master Scatter/Gather DMA which
6413  * allows DMA transfers to physically discontiguous buffers. Information
6414  * about each data transfer buffer is contained in a memory structure
6415  * called a 'buffer entry'. A list of buffer entries is maintained
6416  * to track and control the use of the data transfer buffers.
6417  *
6418  * To support this strategy we will allocate sufficient PAGE_SIZE
6419  * contiguous memory buffers to allow for the total required buffer
6420  * space.
6421  *
6422  * The 16C32 accesses the list of buffer entries using Bus Master
6423  * DMA. Control information is read from the buffer entries by the
6424  * 16C32 to control data transfers. status information is written to
6425  * the buffer entries by the 16C32 to indicate the status of completed
6426  * transfers.
6427  *
6428  * The CPU writes control information to the buffer entries to control
6429  * the 16C32 and reads status information from the buffer entries to
6430  * determine information about received and transmitted frames.
6431  *
6432  * Because the CPU and 16C32 (adapter) both need simultaneous access
6433  * to the buffer entries, the buffer entry memory is allocated with
6434  * HalAllocateCommonBuffer(). This restricts the size of the buffer
6435  * entry list to PAGE_SIZE.
6436  *
6437  * The actual data buffers on the other hand will only be accessed
6438  * by the CPU or the adapter but not by both simultaneously. This allows
6439  * Scatter/Gather packet based DMA procedures for using physically
6440  * discontiguous pages.
6441  */
6442
6443 /*
6444  * mgsl_reset_tx_dma_buffers()
6445  *
6446  *      Set the count for all transmit buffers to 0 to indicate the
6447  *      buffer is available for use and set the current buffer to the
6448  *      first buffer. This effectively makes all buffers free and
6449  *      discards any data in buffers.
6450  *
6451  * Arguments:           info    pointer to device instance data
6452  * Return Value:        None
6453  */
6454 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info )
6455 {
6456         unsigned int i;
6457
6458         for ( i = 0; i < info->tx_buffer_count; i++ ) {
6459                 *((unsigned long *)&(info->tx_buffer_list[i].count)) = 0;
6460         }
6461
6462         info->current_tx_buffer = 0;
6463         info->start_tx_dma_buffer = 0;
6464         info->tx_dma_buffers_used = 0;
6465
6466         info->get_tx_holding_index = 0;
6467         info->put_tx_holding_index = 0;
6468         info->tx_holding_count = 0;
6469
6470 }       /* end of mgsl_reset_tx_dma_buffers() */
6471
6472 /*
6473  * num_free_tx_dma_buffers()
6474  *
6475  *      returns the number of free tx dma buffers available
6476  *
6477  * Arguments:           info    pointer to device instance data
6478  * Return Value:        number of free tx dma buffers
6479  */
6480 static int num_free_tx_dma_buffers(struct mgsl_struct *info)
6481 {
6482         return info->tx_buffer_count - info->tx_dma_buffers_used;
6483 }
6484
6485 /*
6486  * mgsl_reset_rx_dma_buffers()
6487  *
6488  *      Set the count for all receive buffers to DMABUFFERSIZE
6489  *      and set the current buffer to the first buffer. This effectively
6490  *      makes all buffers free and discards any data in buffers.
6491  *
6492  * Arguments:           info    pointer to device instance data
6493  * Return Value:        None
6494  */
6495 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info )
6496 {
6497         unsigned int i;
6498
6499         for ( i = 0; i < info->rx_buffer_count; i++ ) {
6500                 *((unsigned long *)&(info->rx_buffer_list[i].count)) = DMABUFFERSIZE;
6501 //              info->rx_buffer_list[i].count = DMABUFFERSIZE;
6502 //              info->rx_buffer_list[i].status = 0;
6503         }
6504
6505         info->current_rx_buffer = 0;
6506
6507 }       /* end of mgsl_reset_rx_dma_buffers() */
6508
6509 /*
6510  * mgsl_free_rx_frame_buffers()
6511  *
6512  *      Free the receive buffers used by a received SDLC
6513  *      frame such that the buffers can be reused.
6514  *
6515  * Arguments:
6516  *
6517  *      info                    pointer to device instance data
6518  *      StartIndex              index of 1st receive buffer of frame
6519  *      EndIndex                index of last receive buffer of frame
6520  *
6521  * Return Value:        None
6522  */
6523 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex )
6524 {
6525         bool Done = false;
6526         DMABUFFERENTRY *pBufEntry;
6527         unsigned int Index;
6528
6529         /* Starting with 1st buffer entry of the frame clear the status */
6530         /* field and set the count field to DMA Buffer Size. */
6531
6532         Index = StartIndex;
6533
6534         while( !Done ) {
6535                 pBufEntry = &(info->rx_buffer_list[Index]);
6536
6537                 if ( Index == EndIndex ) {
6538                         /* This is the last buffer of the frame! */
6539                         Done = true;
6540                 }
6541
6542                 /* reset current buffer for reuse */
6543 //              pBufEntry->status = 0;
6544 //              pBufEntry->count = DMABUFFERSIZE;
6545                 *((unsigned long *)&(pBufEntry->count)) = DMABUFFERSIZE;
6546
6547                 /* advance to next buffer entry in linked list */
6548                 Index++;
6549                 if ( Index == info->rx_buffer_count )
6550                         Index = 0;
6551         }
6552
6553         /* set current buffer to next buffer after last buffer of frame */
6554         info->current_rx_buffer = Index;
6555
6556 }       /* end of free_rx_frame_buffers() */
6557
6558 /* mgsl_get_rx_frame()
6559  *
6560  *      This function attempts to return a received SDLC frame from the
6561  *      receive DMA buffers. Only frames received without errors are returned.
6562  *
6563  * Arguments:           info    pointer to device extension
6564  * Return Value:        true if frame returned, otherwise false
6565  */
6566 static bool mgsl_get_rx_frame(struct mgsl_struct *info)
6567 {
6568         unsigned int StartIndex, EndIndex;      /* index of 1st and last buffers of Rx frame */
6569         unsigned short status;
6570         DMABUFFERENTRY *pBufEntry;
6571         unsigned int framesize = 0;
6572         bool ReturnCode = false;
6573         unsigned long flags;
6574         struct tty_struct *tty = info->tty;
6575         bool return_frame = false;
6576
6577         /*
6578          * current_rx_buffer points to the 1st buffer of the next available
6579          * receive frame. To find the last buffer of the frame look for
6580          * a non-zero status field in the buffer entries. (The status
6581          * field is set by the 16C32 after completing a receive frame.
6582          */
6583
6584         StartIndex = EndIndex = info->current_rx_buffer;
6585
6586         while( !info->rx_buffer_list[EndIndex].status ) {
6587                 /*
6588                  * If the count field of the buffer entry is non-zero then
6589                  * this buffer has not been used. (The 16C32 clears the count
6590                  * field when it starts using the buffer.) If an unused buffer
6591                  * is encountered then there are no frames available.
6592                  */
6593
6594                 if ( info->rx_buffer_list[EndIndex].count )
6595                         goto Cleanup;
6596
6597                 /* advance to next buffer entry in linked list */
6598                 EndIndex++;
6599                 if ( EndIndex == info->rx_buffer_count )
6600                         EndIndex = 0;
6601
6602                 /* if entire list searched then no frame available */
6603                 if ( EndIndex == StartIndex ) {
6604                         /* If this occurs then something bad happened,
6605                          * all buffers have been 'used' but none mark
6606                          * the end of a frame. Reset buffers and receiver.
6607                          */
6608
6609                         if ( info->rx_enabled ){
6610                                 spin_lock_irqsave(&info->irq_spinlock,flags);
6611                                 usc_start_receiver(info);
6612                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
6613                         }
6614                         goto Cleanup;
6615                 }
6616         }
6617
6618
6619         /* check status of receive frame */
6620
6621         status = info->rx_buffer_list[EndIndex].status;
6622
6623         if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6624                         RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6625                 if ( status & RXSTATUS_SHORT_FRAME )
6626                         info->icount.rxshort++;
6627                 else if ( status & RXSTATUS_ABORT )
6628                         info->icount.rxabort++;
6629                 else if ( status & RXSTATUS_OVERRUN )
6630                         info->icount.rxover++;
6631                 else {
6632                         info->icount.rxcrc++;
6633                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX )
6634                                 return_frame = true;
6635                 }
6636                 framesize = 0;
6637 #if SYNCLINK_GENERIC_HDLC
6638                 {
6639                         struct net_device_stats *stats = hdlc_stats(info->netdev);
6640                         stats->rx_errors++;
6641                         stats->rx_frame_errors++;
6642                 }
6643 #endif
6644         } else
6645                 return_frame = true;
6646
6647         if ( return_frame ) {
6648                 /* receive frame has no errors, get frame size.
6649                  * The frame size is the starting value of the RCC (which was
6650                  * set to 0xffff) minus the ending value of the RCC (decremented
6651                  * once for each receive character) minus 2 for the 16-bit CRC.
6652                  */
6653
6654                 framesize = RCLRVALUE - info->rx_buffer_list[EndIndex].rcc;
6655
6656                 /* adjust frame size for CRC if any */
6657                 if ( info->params.crc_type == HDLC_CRC_16_CCITT )
6658                         framesize -= 2;
6659                 else if ( info->params.crc_type == HDLC_CRC_32_CCITT )
6660                         framesize -= 4;
6661         }
6662
6663         if ( debug_level >= DEBUG_LEVEL_BH )
6664                 printk("%s(%d):mgsl_get_rx_frame(%s) status=%04X size=%d\n",
6665                         __FILE__,__LINE__,info->device_name,status,framesize);
6666
6667         if ( debug_level >= DEBUG_LEVEL_DATA )
6668                 mgsl_trace_block(info,info->rx_buffer_list[StartIndex].virt_addr,
6669                         min_t(int, framesize, DMABUFFERSIZE),0);
6670
6671         if (framesize) {
6672                 if ( ( (info->params.crc_type & HDLC_CRC_RETURN_EX) &&
6673                                 ((framesize+1) > info->max_frame_size) ) ||
6674                         (framesize > info->max_frame_size) )
6675                         info->icount.rxlong++;
6676                 else {
6677                         /* copy dma buffer(s) to contiguous intermediate buffer */
6678                         int copy_count = framesize;
6679                         int index = StartIndex;
6680                         unsigned char *ptmp = info->intermediate_rxbuffer;
6681
6682                         if ( !(status & RXSTATUS_CRC_ERROR))
6683                         info->icount.rxok++;
6684
6685                         while(copy_count) {
6686                                 int partial_count;
6687                                 if ( copy_count > DMABUFFERSIZE )
6688                                         partial_count = DMABUFFERSIZE;
6689                                 else
6690                                         partial_count = copy_count;
6691
6692                                 pBufEntry = &(info->rx_buffer_list[index]);
6693                                 memcpy( ptmp, pBufEntry->virt_addr, partial_count );
6694                                 ptmp += partial_count;
6695                                 copy_count -= partial_count;
6696
6697                                 if ( ++index == info->rx_buffer_count )
6698                                         index = 0;
6699                         }
6700
6701                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX ) {
6702                                 ++framesize;
6703                                 *ptmp = (status & RXSTATUS_CRC_ERROR ?
6704                                                 RX_CRC_ERROR :
6705                                                 RX_OK);
6706
6707                                 if ( debug_level >= DEBUG_LEVEL_DATA )
6708                                         printk("%s(%d):mgsl_get_rx_frame(%s) rx frame status=%d\n",
6709                                                 __FILE__,__LINE__,info->device_name,
6710                                                 *ptmp);
6711                         }
6712
6713 #if SYNCLINK_GENERIC_HDLC
6714                         if (info->netcount)
6715                                 hdlcdev_rx(info,info->intermediate_rxbuffer,framesize);
6716                         else
6717 #endif
6718                                 ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6719                 }
6720         }
6721         /* Free the buffers used by this frame. */
6722         mgsl_free_rx_frame_buffers( info, StartIndex, EndIndex );
6723
6724         ReturnCode = true;
6725
6726 Cleanup:
6727
6728         if ( info->rx_enabled && info->rx_overflow ) {
6729                 /* The receiver needs to restarted because of
6730                  * a receive overflow (buffer or FIFO). If the
6731                  * receive buffers are now empty, then restart receiver.
6732                  */
6733
6734                 if ( !info->rx_buffer_list[EndIndex].status &&
6735                         info->rx_buffer_list[EndIndex].count ) {
6736                         spin_lock_irqsave(&info->irq_spinlock,flags);
6737                         usc_start_receiver(info);
6738                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6739                 }
6740         }
6741
6742         return ReturnCode;
6743
6744 }       /* end of mgsl_get_rx_frame() */
6745
6746 /* mgsl_get_raw_rx_frame()
6747  *
6748  *      This function attempts to return a received frame from the
6749  *      receive DMA buffers when running in external loop mode. In this mode,
6750  *      we will return at most one DMABUFFERSIZE frame to the application.
6751  *      The USC receiver is triggering off of DCD going active to start a new
6752  *      frame, and DCD going inactive to terminate the frame (similar to
6753  *      processing a closing flag character).
6754  *
6755  *      In this routine, we will return DMABUFFERSIZE "chunks" at a time.
6756  *      If DCD goes inactive, the last Rx DMA Buffer will have a non-zero
6757  *      status field and the RCC field will indicate the length of the
6758  *      entire received frame. We take this RCC field and get the modulus
6759  *      of RCC and DMABUFFERSIZE to determine if number of bytes in the
6760  *      last Rx DMA buffer and return that last portion of the frame.
6761  *
6762  * Arguments:           info    pointer to device extension
6763  * Return Value:        true if frame returned, otherwise false
6764  */
6765 static bool mgsl_get_raw_rx_frame(struct mgsl_struct *info)
6766 {
6767         unsigned int CurrentIndex, NextIndex;
6768         unsigned short status;
6769         DMABUFFERENTRY *pBufEntry;
6770         unsigned int framesize = 0;
6771         bool ReturnCode = false;
6772         unsigned long flags;
6773         struct tty_struct *tty = info->tty;
6774
6775         /*
6776          * current_rx_buffer points to the 1st buffer of the next available
6777          * receive frame. The status field is set by the 16C32 after
6778          * completing a receive frame. If the status field of this buffer
6779          * is zero, either the USC is still filling this buffer or this
6780          * is one of a series of buffers making up a received frame.
6781          *
6782          * If the count field of this buffer is zero, the USC is either
6783          * using this buffer or has used this buffer. Look at the count
6784          * field of the next buffer. If that next buffer's count is
6785          * non-zero, the USC is still actively using the current buffer.
6786          * Otherwise, if the next buffer's count field is zero, the
6787          * current buffer is complete and the USC is using the next
6788          * buffer.
6789          */
6790         CurrentIndex = NextIndex = info->current_rx_buffer;
6791         ++NextIndex;
6792         if ( NextIndex == info->rx_buffer_count )
6793                 NextIndex = 0;
6794
6795         if ( info->rx_buffer_list[CurrentIndex].status != 0 ||
6796                 (info->rx_buffer_list[CurrentIndex].count == 0 &&
6797                         info->rx_buffer_list[NextIndex].count == 0)) {
6798                 /*
6799                  * Either the status field of this dma buffer is non-zero
6800                  * (indicating the last buffer of a receive frame) or the next
6801                  * buffer is marked as in use -- implying this buffer is complete
6802                  * and an intermediate buffer for this received frame.
6803                  */
6804
6805                 status = info->rx_buffer_list[CurrentIndex].status;
6806
6807                 if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6808                                 RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6809                         if ( status & RXSTATUS_SHORT_FRAME )
6810                                 info->icount.rxshort++;
6811                         else if ( status & RXSTATUS_ABORT )
6812                                 info->icount.rxabort++;
6813                         else if ( status & RXSTATUS_OVERRUN )
6814                                 info->icount.rxover++;
6815                         else
6816                                 info->icount.rxcrc++;
6817                         framesize = 0;
6818                 } else {
6819                         /*
6820                          * A receive frame is available, get frame size and status.
6821                          *
6822                          * The frame size is the starting value of the RCC (which was
6823                          * set to 0xffff) minus the ending value of the RCC (decremented
6824                          * once for each receive character) minus 2 or 4 for the 16-bit
6825                          * or 32-bit CRC.
6826                          *
6827                          * If the status field is zero, this is an intermediate buffer.
6828                          * It's size is 4K.
6829                          *
6830                          * If the DMA Buffer Entry's Status field is non-zero, the
6831                          * receive operation completed normally (ie: DCD dropped). The
6832                          * RCC field is valid and holds the received frame size.
6833                          * It is possible that the RCC field will be zero on a DMA buffer
6834                          * entry with a non-zero status. This can occur if the total
6835                          * frame size (number of bytes between the time DCD goes active
6836                          * to the time DCD goes inactive) exceeds 65535 bytes. In this
6837                          * case the 16C32 has underrun on the RCC count and appears to
6838                          * stop updating this counter to let us know the actual received
6839                          * frame size. If this happens (non-zero status and zero RCC),
6840                          * simply return the entire RxDMA Buffer
6841                          */
6842                         if ( status ) {
6843                                 /*
6844                                  * In the event that the final RxDMA Buffer is
6845                                  * terminated with a non-zero status and the RCC
6846                                  * field is zero, we interpret this as the RCC
6847                                  * having underflowed (received frame > 65535 bytes).
6848                                  *
6849                                  * Signal the event to the user by passing back
6850                                  * a status of RxStatus_CrcError returning the full
6851                                  * buffer and let the app figure out what data is
6852                                  * actually valid
6853                                  */
6854                                 if ( info->rx_buffer_list[CurrentIndex].rcc )
6855                                         framesize = RCLRVALUE - info->rx_buffer_list[CurrentIndex].rcc;
6856                                 else
6857                                         framesize = DMABUFFERSIZE;
6858                         }
6859                         else
6860                                 framesize = DMABUFFERSIZE;
6861                 }
6862
6863                 if ( framesize > DMABUFFERSIZE ) {
6864                         /*
6865                          * if running in raw sync mode, ISR handler for
6866                          * End Of Buffer events terminates all buffers at 4K.
6867                          * If this frame size is said to be >4K, get the
6868                          * actual number of bytes of the frame in this buffer.
6869                          */
6870                         framesize = framesize % DMABUFFERSIZE;
6871                 }
6872
6873
6874                 if ( debug_level >= DEBUG_LEVEL_BH )
6875                         printk("%s(%d):mgsl_get_raw_rx_frame(%s) status=%04X size=%d\n",
6876                                 __FILE__,__LINE__,info->device_name,status,framesize);
6877
6878                 if ( debug_level >= DEBUG_LEVEL_DATA )
6879                         mgsl_trace_block(info,info->rx_buffer_list[CurrentIndex].virt_addr,
6880                                 min_t(int, framesize, DMABUFFERSIZE),0);
6881
6882                 if (framesize) {
6883                         /* copy dma buffer(s) to contiguous intermediate buffer */
6884                         /* NOTE: we never copy more than DMABUFFERSIZE bytes    */
6885
6886                         pBufEntry = &(info->rx_buffer_list[CurrentIndex]);
6887                         memcpy( info->intermediate_rxbuffer, pBufEntry->virt_addr, framesize);
6888                         info->icount.rxok++;
6889
6890                         ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6891                 }
6892
6893                 /* Free the buffers used by this frame. */
6894                 mgsl_free_rx_frame_buffers( info, CurrentIndex, CurrentIndex );
6895
6896                 ReturnCode = true;
6897         }
6898
6899
6900         if ( info->rx_enabled && info->rx_overflow ) {
6901                 /* The receiver needs to restarted because of
6902                  * a receive overflow (buffer or FIFO). If the
6903                  * receive buffers are now empty, then restart receiver.
6904                  */
6905
6906                 if ( !info->rx_buffer_list[CurrentIndex].status &&
6907                         info->rx_buffer_list[CurrentIndex].count ) {
6908                         spin_lock_irqsave(&info->irq_spinlock,flags);
6909                         usc_start_receiver(info);
6910                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6911                 }
6912         }
6913
6914         return ReturnCode;
6915
6916 }       /* end of mgsl_get_raw_rx_frame() */
6917
6918 /* mgsl_load_tx_dma_buffer()
6919  *
6920  *      Load the transmit DMA buffer with the specified data.
6921  *
6922  * Arguments:
6923  *
6924  *      info            pointer to device extension
6925  *      Buffer          pointer to buffer containing frame to load
6926  *      BufferSize      size in bytes of frame in Buffer
6927  *
6928  * Return Value:        None
6929  */
6930 static void mgsl_load_tx_dma_buffer(struct mgsl_struct *info,
6931                 const char *Buffer, unsigned int BufferSize)
6932 {
6933         unsigned short Copycount;
6934         unsigned int i = 0;
6935         DMABUFFERENTRY *pBufEntry;
6936
6937         if ( debug_level >= DEBUG_LEVEL_DATA )
6938                 mgsl_trace_block(info,Buffer, min_t(int, BufferSize, DMABUFFERSIZE), 1);
6939
6940         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
6941                 /* set CMR:13 to start transmit when
6942                  * next GoAhead (abort) is received
6943                  */
6944                 info->cmr_value |= BIT13;
6945         }
6946
6947         /* begin loading the frame in the next available tx dma
6948          * buffer, remember it's starting location for setting
6949          * up tx dma operation
6950          */
6951         i = info->current_tx_buffer;
6952         info->start_tx_dma_buffer = i;
6953
6954         /* Setup the status and RCC (Frame Size) fields of the 1st */
6955         /* buffer entry in the transmit DMA buffer list. */
6956
6957         info->tx_buffer_list[i].status = info->cmr_value & 0xf000;
6958         info->tx_buffer_list[i].rcc    = BufferSize;
6959         info->tx_buffer_list[i].count  = BufferSize;
6960
6961         /* Copy frame data from 1st source buffer to the DMA buffers. */
6962         /* The frame data may span multiple DMA buffers. */
6963
6964         while( BufferSize ){
6965                 /* Get a pointer to next DMA buffer entry. */
6966                 pBufEntry = &info->tx_buffer_list[i++];
6967
6968                 if ( i == info->tx_buffer_count )
6969                         i=0;
6970
6971                 /* Calculate the number of bytes that can be copied from */
6972                 /* the source buffer to this DMA buffer. */
6973                 if ( BufferSize > DMABUFFERSIZE )
6974                         Copycount = DMABUFFERSIZE;
6975                 else
6976                         Copycount = BufferSize;
6977
6978                 /* Actually copy data from source buffer to DMA buffer. */
6979                 /* Also set the data count for this individual DMA buffer. */
6980                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6981                         mgsl_load_pci_memory(pBufEntry->virt_addr, Buffer,Copycount);
6982                 else
6983                         memcpy(pBufEntry->virt_addr, Buffer, Copycount);
6984
6985                 pBufEntry->count = Copycount;
6986
6987                 /* Advance source pointer and reduce remaining data count. */
6988                 Buffer += Copycount;
6989                 BufferSize -= Copycount;
6990
6991                 ++info->tx_dma_buffers_used;
6992         }
6993
6994         /* remember next available tx dma buffer */
6995         info->current_tx_buffer = i;
6996
6997 }       /* end of mgsl_load_tx_dma_buffer() */
6998
6999 /*
7000  * mgsl_register_test()
7001  *
7002  *      Performs a register test of the 16C32.
7003  *
7004  * Arguments:           info    pointer to device instance data
7005  * Return Value:                true if test passed, otherwise false
7006  */
7007 static bool mgsl_register_test( struct mgsl_struct *info )
7008 {
7009         static unsigned short BitPatterns[] =
7010                 { 0x0000, 0xffff, 0xaaaa, 0x5555, 0x1234, 0x6969, 0x9696, 0x0f0f };
7011         static unsigned int Patterncount = ARRAY_SIZE(BitPatterns);
7012         unsigned int i;
7013         bool rc = true;
7014         unsigned long flags;
7015
7016         spin_lock_irqsave(&info->irq_spinlock,flags);
7017         usc_reset(info);
7018
7019         /* Verify the reset state of some registers. */
7020
7021         if ( (usc_InReg( info, SICR ) != 0) ||
7022                   (usc_InReg( info, IVR  ) != 0) ||
7023                   (usc_InDmaReg( info, DIVR ) != 0) ){
7024                 rc = false;
7025         }
7026
7027         if ( rc ){
7028                 /* Write bit patterns to various registers but do it out of */
7029                 /* sync, then read back and verify values. */
7030
7031                 for ( i = 0 ; i < Patterncount ; i++ ) {
7032                         usc_OutReg( info, TC0R, BitPatterns[i] );
7033                         usc_OutReg( info, TC1R, BitPatterns[(i+1)%Patterncount] );
7034                         usc_OutReg( info, TCLR, BitPatterns[(i+2)%Patterncount] );
7035                         usc_OutReg( info, RCLR, BitPatterns[(i+3)%Patterncount] );
7036                         usc_OutReg( info, RSR,  BitPatterns[(i+4)%Patterncount] );
7037                         usc_OutDmaReg( info, TBCR, BitPatterns[(i+5)%Patterncount] );
7038
7039                         if ( (usc_InReg( info, TC0R ) != BitPatterns[i]) ||
7040                                   (usc_InReg( info, TC1R ) != BitPatterns[(i+1)%Patterncount]) ||
7041                                   (usc_InReg( info, TCLR ) != BitPatterns[(i+2)%Patterncount]) ||
7042                                   (usc_InReg( info, RCLR ) != BitPatterns[(i+3)%Patterncount]) ||
7043                                   (usc_InReg( info, RSR )  != BitPatterns[(i+4)%Patterncount]) ||
7044                                   (usc_InDmaReg( info, TBCR ) != BitPatterns[(i+5)%Patterncount]) ){
7045                                 rc = false;
7046                                 break;
7047                         }
7048                 }
7049         }
7050
7051         usc_reset(info);
7052         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7053
7054         return rc;
7055
7056 }       /* end of mgsl_register_test() */
7057
7058 /* mgsl_irq_test()      Perform interrupt test of the 16C32.
7059  *
7060  * Arguments:           info    pointer to device instance data
7061  * Return Value:        true if test passed, otherwise false
7062  */
7063 static bool mgsl_irq_test( struct mgsl_struct *info )
7064 {
7065         unsigned long EndTime;
7066         unsigned long flags;
7067
7068         spin_lock_irqsave(&info->irq_spinlock,flags);
7069         usc_reset(info);
7070
7071         /*
7072          * Setup 16C32 to interrupt on TxC pin (14MHz clock) transition.
7073          * The ISR sets irq_occurred to true.
7074          */
7075
7076         info->irq_occurred = false;
7077
7078         /* Enable INTEN gate for ISA adapter (Port 6, Bit12) */
7079         /* Enable INTEN (Port 6, Bit12) */
7080         /* This connects the IRQ request signal to the ISA bus */
7081         /* on the ISA adapter. This has no effect for the PCI adapter */
7082         usc_OutReg( info, PCR, (unsigned short)((usc_InReg(info, PCR) | BIT13) & ~BIT12) );
7083
7084         usc_EnableMasterIrqBit(info);
7085         usc_EnableInterrupts(info, IO_PIN);
7086         usc_ClearIrqPendingBits(info, IO_PIN);
7087
7088         usc_UnlatchIostatusBits(info, MISCSTATUS_TXC_LATCHED);
7089         usc_EnableStatusIrqs(info, SICR_TXC_ACTIVE + SICR_TXC_INACTIVE);
7090
7091         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7092
7093         EndTime=100;
7094         while( EndTime-- && !info->irq_occurred ) {
7095                 msleep_interruptible(10);
7096         }
7097
7098         spin_lock_irqsave(&info->irq_spinlock,flags);
7099         usc_reset(info);
7100         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7101
7102         return info->irq_occurred;
7103
7104 }       /* end of mgsl_irq_test() */
7105
7106 /* mgsl_dma_test()
7107  *
7108  *      Perform a DMA test of the 16C32. A small frame is
7109  *      transmitted via DMA from a transmit buffer to a receive buffer
7110  *      using single buffer DMA mode.
7111  *
7112  * Arguments:           info    pointer to device instance data
7113  * Return Value:        true if test passed, otherwise false
7114  */
7115 static bool mgsl_dma_test( struct mgsl_struct *info )
7116 {
7117         unsigned short FifoLevel;
7118         unsigned long phys_addr;
7119         unsigned int FrameSize;
7120         unsigned int i;
7121         char *TmpPtr;
7122         bool rc = true;
7123         unsigned short status=0;
7124         unsigned long EndTime;
7125         unsigned long flags;
7126         MGSL_PARAMS tmp_params;
7127
7128         /* save current port options */
7129         memcpy(&tmp_params,&info->params,sizeof(MGSL_PARAMS));
7130         /* load default port options */
7131         memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
7132
7133 #define TESTFRAMESIZE 40
7134
7135         spin_lock_irqsave(&info->irq_spinlock,flags);
7136
7137         /* setup 16C32 for SDLC DMA transfer mode */
7138
7139         usc_reset(info);
7140         usc_set_sdlc_mode(info);
7141         usc_enable_loopback(info,1);
7142
7143         /* Reprogram the RDMR so that the 16C32 does NOT clear the count
7144          * field of the buffer entry after fetching buffer address. This
7145          * way we can detect a DMA failure for a DMA read (which should be
7146          * non-destructive to system memory) before we try and write to
7147          * memory (where a failure could corrupt system memory).
7148          */
7149
7150         /* Receive DMA mode Register (RDMR)
7151          *
7152          * <15..14>     11      DMA mode = Linked List Buffer mode
7153          * <13>         1       RSBinA/L = store Rx status Block in List entry
7154          * <12>         0       1 = Clear count of List Entry after fetching
7155          * <11..10>     00      Address mode = Increment
7156          * <9>          1       Terminate Buffer on RxBound
7157          * <8>          0       Bus Width = 16bits
7158          * <7..0>               ?       status Bits (write as 0s)
7159          *
7160          * 1110 0010 0000 0000 = 0xe200
7161          */
7162
7163         usc_OutDmaReg( info, RDMR, 0xe200 );
7164
7165         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7166
7167
7168         /* SETUP TRANSMIT AND RECEIVE DMA BUFFERS */
7169
7170         FrameSize = TESTFRAMESIZE;
7171
7172         /* setup 1st transmit buffer entry: */
7173         /* with frame size and transmit control word */
7174
7175         info->tx_buffer_list[0].count  = FrameSize;
7176         info->tx_buffer_list[0].rcc    = FrameSize;
7177         info->tx_buffer_list[0].status = 0x4000;
7178
7179         /* build a transmit frame in 1st transmit DMA buffer */
7180
7181         TmpPtr = info->tx_buffer_list[0].virt_addr;
7182         for (i = 0; i < FrameSize; i++ )
7183                 *TmpPtr++ = i;
7184
7185         /* setup 1st receive buffer entry: */
7186         /* clear status, set max receive buffer size */
7187
7188         info->rx_buffer_list[0].status = 0;
7189         info->rx_buffer_list[0].count = FrameSize + 4;
7190
7191         /* zero out the 1st receive buffer */
7192
7193         memset( info->rx_buffer_list[0].virt_addr, 0, FrameSize + 4 );
7194
7195         /* Set count field of next buffer entries to prevent */
7196         /* 16C32 from using buffers after the 1st one. */
7197
7198         info->tx_buffer_list[1].count = 0;
7199         info->rx_buffer_list[1].count = 0;
7200
7201
7202         /***************************/
7203         /* Program 16C32 receiver. */
7204         /***************************/
7205
7206         spin_lock_irqsave(&info->irq_spinlock,flags);
7207
7208         /* setup DMA transfers */
7209         usc_RTCmd( info, RTCmd_PurgeRxFifo );
7210
7211         /* program 16C32 receiver with physical address of 1st DMA buffer entry */
7212         phys_addr = info->rx_buffer_list[0].phys_entry;
7213         usc_OutDmaReg( info, NRARL, (unsigned short)phys_addr );
7214         usc_OutDmaReg( info, NRARU, (unsigned short)(phys_addr >> 16) );
7215
7216         /* Clear the Rx DMA status bits (read RDMR) and start channel */
7217         usc_InDmaReg( info, RDMR );
7218         usc_DmaCmd( info, DmaCmd_InitRxChannel );
7219
7220         /* Enable Receiver (RMR <1..0> = 10) */
7221         usc_OutReg( info, RMR, (unsigned short)((usc_InReg(info, RMR) & 0xfffc) | 0x0002) );
7222
7223         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7224
7225
7226         /*************************************************************/
7227         /* WAIT FOR RECEIVER TO DMA ALL PARAMETERS FROM BUFFER ENTRY */
7228         /*************************************************************/
7229
7230         /* Wait 100ms for interrupt. */
7231         EndTime = jiffies + msecs_to_jiffies(100);
7232
7233         for(;;) {
7234                 if (time_after(jiffies, EndTime)) {
7235                         rc = false;
7236                         break;
7237                 }
7238
7239                 spin_lock_irqsave(&info->irq_spinlock,flags);
7240                 status = usc_InDmaReg( info, RDMR );
7241                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7242
7243                 if ( !(status & BIT4) && (status & BIT5) ) {
7244                         /* INITG (BIT 4) is inactive (no entry read in progress) AND */
7245                         /* BUSY  (BIT 5) is active (channel still active). */
7246                         /* This means the buffer entry read has completed. */
7247                         break;
7248                 }
7249         }
7250
7251
7252         /******************************/
7253         /* Program 16C32 transmitter. */
7254         /******************************/
7255
7256         spin_lock_irqsave(&info->irq_spinlock,flags);
7257
7258         /* Program the Transmit Character Length Register (TCLR) */
7259         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
7260
7261         usc_OutReg( info, TCLR, (unsigned short)info->tx_buffer_list[0].count );
7262         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7263
7264         /* Program the address of the 1st DMA Buffer Entry in linked list */
7265
7266         phys_addr = info->tx_buffer_list[0].phys_entry;
7267         usc_OutDmaReg( info, NTARL, (unsigned short)phys_addr );
7268         usc_OutDmaReg( info, NTARU, (unsigned short)(phys_addr >> 16) );
7269
7270         /* unlatch Tx status bits, and start transmit channel. */
7271
7272         usc_OutReg( info, TCSR, (unsigned short)(( usc_InReg(info, TCSR) & 0x0f00) | 0xfa) );
7273         usc_DmaCmd( info, DmaCmd_InitTxChannel );
7274
7275         /* wait for DMA controller to fill transmit FIFO */
7276
7277         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
7278
7279         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7280
7281
7282         /**********************************/
7283         /* WAIT FOR TRANSMIT FIFO TO FILL */
7284         /**********************************/
7285
7286         /* Wait 100ms */
7287         EndTime = jiffies + msecs_to_jiffies(100);
7288
7289         for(;;) {
7290                 if (time_after(jiffies, EndTime)) {
7291                         rc = false;
7292                         break;
7293                 }
7294
7295                 spin_lock_irqsave(&info->irq_spinlock,flags);
7296                 FifoLevel = usc_InReg(info, TICR) >> 8;
7297                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7298
7299                 if ( FifoLevel < 16 )
7300                         break;
7301                 else
7302                         if ( FrameSize < 32 ) {
7303                                 /* This frame is smaller than the entire transmit FIFO */
7304                                 /* so wait for the entire frame to be loaded. */
7305                                 if ( FifoLevel <= (32 - FrameSize) )
7306                                         break;
7307                         }
7308         }
7309
7310
7311         if ( rc )
7312         {
7313                 /* Enable 16C32 transmitter. */
7314
7315                 spin_lock_irqsave(&info->irq_spinlock,flags);
7316
7317                 /* Transmit mode Register (TMR), <1..0> = 10, Enable Transmitter */
7318                 usc_TCmd( info, TCmd_SendFrame );
7319                 usc_OutReg( info, TMR, (unsigned short)((usc_InReg(info, TMR) & 0xfffc) | 0x0002) );
7320
7321                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7322
7323
7324                 /******************************/
7325                 /* WAIT FOR TRANSMIT COMPLETE */
7326                 /******************************/
7327
7328                 /* Wait 100ms */
7329                 EndTime = jiffies + msecs_to_jiffies(100);
7330
7331                 /* While timer not expired wait for transmit complete */
7332
7333                 spin_lock_irqsave(&info->irq_spinlock,flags);
7334                 status = usc_InReg( info, TCSR );
7335                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7336
7337                 while ( !(status & (BIT6+BIT5+BIT4+BIT2+BIT1)) ) {
7338                         if (time_after(jiffies, EndTime)) {
7339                                 rc = false;
7340                                 break;
7341                         }
7342
7343                         spin_lock_irqsave(&info->irq_spinlock,flags);
7344                         status = usc_InReg( info, TCSR );
7345                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7346                 }
7347         }
7348
7349
7350         if ( rc ){
7351                 /* CHECK FOR TRANSMIT ERRORS */
7352                 if ( status & (BIT5 + BIT1) )
7353                         rc = false;
7354         }
7355
7356         if ( rc ) {
7357                 /* WAIT FOR RECEIVE COMPLETE */
7358
7359                 /* Wait 100ms */
7360                 EndTime = jiffies + msecs_to_jiffies(100);
7361
7362                 /* Wait for 16C32 to write receive status to buffer entry. */
7363                 status=info->rx_buffer_list[0].status;
7364                 while ( status == 0 ) {
7365                         if (time_after(jiffies, EndTime)) {
7366                                 rc = false;
7367                                 break;
7368                         }
7369                         status=info->rx_buffer_list[0].status;
7370                 }
7371         }
7372
7373
7374         if ( rc ) {
7375                 /* CHECK FOR RECEIVE ERRORS */
7376                 status = info->rx_buffer_list[0].status;
7377
7378                 if ( status & (BIT8 + BIT3 + BIT1) ) {
7379                         /* receive error has occurred */
7380                         rc = false;
7381                 } else {
7382                         if ( memcmp( info->tx_buffer_list[0].virt_addr ,
7383                                 info->rx_buffer_list[0].virt_addr, FrameSize ) ){
7384                                 rc = false;
7385                         }
7386                 }
7387         }
7388
7389         spin_lock_irqsave(&info->irq_spinlock,flags);
7390         usc_reset( info );
7391         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7392
7393         /* restore current port options */
7394         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
7395
7396         return rc;
7397
7398 }       /* end of mgsl_dma_test() */
7399
7400 /* mgsl_adapter_test()
7401  *
7402  *      Perform the register, IRQ, and DMA tests for the 16C32.
7403  *
7404  * Arguments:           info    pointer to device instance data
7405  * Return Value:        0 if success, otherwise -ENODEV
7406  */
7407 static int mgsl_adapter_test( struct mgsl_struct *info )
7408 {
7409         if ( debug_level >= DEBUG_LEVEL_INFO )
7410                 printk( "%s(%d):Testing device %s\n",
7411                         __FILE__,__LINE__,info->device_name );
7412
7413         if ( !mgsl_register_test( info ) ) {
7414                 info->init_error = DiagStatus_AddressFailure;
7415                 printk( "%s(%d):Register test failure for device %s Addr=%04X\n",
7416                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->io_base) );
7417                 return -ENODEV;
7418         }
7419
7420         if ( !mgsl_irq_test( info ) ) {
7421                 info->init_error = DiagStatus_IrqFailure;
7422                 printk( "%s(%d):Interrupt test failure for device %s IRQ=%d\n",
7423                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->irq_level) );
7424                 return -ENODEV;
7425         }
7426
7427         if ( !mgsl_dma_test( info ) ) {
7428                 info->init_error = DiagStatus_DmaFailure;
7429                 printk( "%s(%d):DMA test failure for device %s DMA=%d\n",
7430                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->dma_level) );
7431                 return -ENODEV;
7432         }
7433
7434         if ( debug_level >= DEBUG_LEVEL_INFO )
7435                 printk( "%s(%d):device %s passed diagnostics\n",
7436                         __FILE__,__LINE__,info->device_name );
7437
7438         return 0;
7439
7440 }       /* end of mgsl_adapter_test() */
7441
7442 /* mgsl_memory_test()
7443  *
7444  *      Test the shared memory on a PCI adapter.
7445  *
7446  * Arguments:           info    pointer to device instance data
7447  * Return Value:        true if test passed, otherwise false
7448  */
7449 static bool mgsl_memory_test( struct mgsl_struct *info )
7450 {
7451         static unsigned long BitPatterns[] =
7452                 { 0x0, 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999, 0xffffffff, 0x12345678 };
7453         unsigned long Patterncount = ARRAY_SIZE(BitPatterns);
7454         unsigned long i;
7455         unsigned long TestLimit = SHARED_MEM_ADDRESS_SIZE/sizeof(unsigned long);
7456         unsigned long * TestAddr;
7457
7458         if ( info->bus_type != MGSL_BUS_TYPE_PCI )
7459                 return true;
7460
7461         TestAddr = (unsigned long *)info->memory_base;
7462
7463         /* Test data lines with test pattern at one location. */
7464
7465         for ( i = 0 ; i < Patterncount ; i++ ) {
7466                 *TestAddr = BitPatterns[i];
7467                 if ( *TestAddr != BitPatterns[i] )
7468                         return false;
7469         }
7470
7471         /* Test address lines with incrementing pattern over */
7472         /* entire address range. */
7473
7474         for ( i = 0 ; i < TestLimit ; i++ ) {
7475                 *TestAddr = i * 4;
7476                 TestAddr++;
7477         }
7478
7479         TestAddr = (unsigned long *)info->memory_base;
7480
7481         for ( i = 0 ; i < TestLimit ; i++ ) {
7482                 if ( *TestAddr != i * 4 )
7483                         return false;
7484                 TestAddr++;
7485         }
7486
7487         memset( info->memory_base, 0, SHARED_MEM_ADDRESS_SIZE );
7488
7489         return true;
7490
7491 }       /* End Of mgsl_memory_test() */
7492
7493
7494 /* mgsl_load_pci_memory()
7495  *
7496  *      Load a large block of data into the PCI shared memory.
7497  *      Use this instead of memcpy() or memmove() to move data
7498  *      into the PCI shared memory.
7499  *
7500  * Notes:
7501  *
7502  *      This function prevents the PCI9050 interface chip from hogging
7503  *      the adapter local bus, which can starve the 16C32 by preventing
7504  *      16C32 bus master cycles.
7505  *
7506  *      The PCI9050 documentation says that the 9050 will always release
7507  *      control of the local bus after completing the current read
7508  *      or write operation.
7509  *
7510  *      It appears that as long as the PCI9050 write FIFO is full, the
7511  *      PCI9050 treats all of the writes as a single burst transaction
7512  *      and will not release the bus. This causes DMA latency problems
7513  *      at high speeds when copying large data blocks to the shared
7514  *      memory.
7515  *
7516  *      This function in effect, breaks the a large shared memory write
7517  *      into multiple transations by interleaving a shared memory read
7518  *      which will flush the write FIFO and 'complete' the write
7519  *      transation. This allows any pending DMA request to gain control
7520  *      of the local bus in a timely fasion.
7521  *
7522  * Arguments:
7523  *
7524  *      TargetPtr       pointer to target address in PCI shared memory
7525  *      SourcePtr       pointer to source buffer for data
7526  *      count           count in bytes of data to copy
7527  *
7528  * Return Value:        None
7529  */
7530 static void mgsl_load_pci_memory( char* TargetPtr, const char* SourcePtr,
7531         unsigned short count )
7532 {
7533         /* 16 32-bit writes @ 60ns each = 960ns max latency on local bus */
7534 #define PCI_LOAD_INTERVAL 64
7535
7536         unsigned short Intervalcount = count / PCI_LOAD_INTERVAL;
7537         unsigned short Index;
7538         unsigned long Dummy;
7539
7540         for ( Index = 0 ; Index < Intervalcount ; Index++ )
7541         {
7542                 memcpy(TargetPtr, SourcePtr, PCI_LOAD_INTERVAL);
7543                 Dummy = *((volatile unsigned long *)TargetPtr);
7544                 TargetPtr += PCI_LOAD_INTERVAL;
7545                 SourcePtr += PCI_LOAD_INTERVAL;
7546         }
7547
7548         memcpy( TargetPtr, SourcePtr, count % PCI_LOAD_INTERVAL );
7549
7550 }       /* End Of mgsl_load_pci_memory() */
7551
7552 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit)
7553 {
7554         int i;
7555         int linecount;
7556         if (xmit)
7557                 printk("%s tx data:\n",info->device_name);
7558         else
7559                 printk("%s rx data:\n",info->device_name);
7560
7561         while(count) {
7562                 if (count > 16)
7563                         linecount = 16;
7564                 else
7565                         linecount = count;
7566
7567                 for(i=0;i<linecount;i++)
7568                         printk("%02X ",(unsigned char)data[i]);
7569                 for(;i<17;i++)
7570                         printk("   ");
7571                 for(i=0;i<linecount;i++) {
7572                         if (data[i]>=040 && data[i]<=0176)
7573                                 printk("%c",data[i]);
7574                         else
7575                                 printk(".");
7576                 }
7577                 printk("\n");
7578
7579                 data  += linecount;
7580                 count -= linecount;
7581         }
7582 }       /* end of mgsl_trace_block() */
7583
7584 /* mgsl_tx_timeout()
7585  *
7586  *      called when HDLC frame times out
7587  *      update stats and do tx completion processing
7588  *
7589  * Arguments:   context         pointer to device instance data
7590  * Return Value:        None
7591  */
7592 static void mgsl_tx_timeout(unsigned long context)
7593 {
7594         struct mgsl_struct *info = (struct mgsl_struct*)context;
7595         unsigned long flags;
7596
7597         if ( debug_level >= DEBUG_LEVEL_INFO )
7598                 printk( "%s(%d):mgsl_tx_timeout(%s)\n",
7599                         __FILE__,__LINE__,info->device_name);
7600         if(info->tx_active &&
7601            (info->params.mode == MGSL_MODE_HDLC ||
7602             info->params.mode == MGSL_MODE_RAW) ) {
7603                 info->icount.txtimeout++;
7604         }
7605         spin_lock_irqsave(&info->irq_spinlock,flags);
7606         info->tx_active = false;
7607         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
7608
7609         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
7610                 usc_loopmode_cancel_transmit( info );
7611
7612         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7613
7614 #if SYNCLINK_GENERIC_HDLC
7615         if (info->netcount)
7616                 hdlcdev_tx_done(info);
7617         else
7618 #endif
7619                 mgsl_bh_transmit(info);
7620
7621 }       /* end of mgsl_tx_timeout() */
7622
7623 /* signal that there are no more frames to send, so that
7624  * line is 'released' by echoing RxD to TxD when current
7625  * transmission is complete (or immediately if no tx in progress).
7626  */
7627 static int mgsl_loopmode_send_done( struct mgsl_struct * info )
7628 {
7629         unsigned long flags;
7630
7631         spin_lock_irqsave(&info->irq_spinlock,flags);
7632         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
7633                 if (info->tx_active)
7634                         info->loopmode_send_done_requested = true;
7635                 else
7636                         usc_loopmode_send_done(info);
7637         }
7638         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7639
7640         return 0;
7641 }
7642
7643 /* release the line by echoing RxD to TxD
7644  * upon completion of a transmit frame
7645  */
7646 static void usc_loopmode_send_done( struct mgsl_struct * info )
7647 {
7648         info->loopmode_send_done_requested = false;
7649         /* clear CMR:13 to 0 to start echoing RxData to TxData */
7650         info->cmr_value &= ~BIT13;
7651         usc_OutReg(info, CMR, info->cmr_value);
7652 }
7653
7654 /* abort a transmit in progress while in HDLC LoopMode
7655  */
7656 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info )
7657 {
7658         /* reset tx dma channel and purge TxFifo */
7659         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7660         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
7661         usc_loopmode_send_done( info );
7662 }
7663
7664 /* for HDLC/SDLC LoopMode, setting CMR:13 after the transmitter is enabled
7665  * is an Insert Into Loop action. Upon receipt of a GoAhead sequence (RxAbort)
7666  * we must clear CMR:13 to begin repeating TxData to RxData
7667  */
7668 static void usc_loopmode_insert_request( struct mgsl_struct * info )
7669 {
7670         info->loopmode_insert_requested = true;
7671
7672         /* enable RxAbort irq. On next RxAbort, clear CMR:13 to
7673          * begin repeating TxData on RxData (complete insertion)
7674          */
7675         usc_OutReg( info, RICR,
7676                 (usc_InReg( info, RICR ) | RXSTATUS_ABORT_RECEIVED ) );
7677
7678         /* set CMR:13 to insert into loop on next GoAhead (RxAbort) */
7679         info->cmr_value |= BIT13;
7680         usc_OutReg(info, CMR, info->cmr_value);
7681 }
7682
7683 /* return 1 if station is inserted into the loop, otherwise 0
7684  */
7685 static int usc_loopmode_active( struct mgsl_struct * info)
7686 {
7687         return usc_InReg( info, CCSR ) & BIT7 ? 1 : 0 ;
7688 }
7689
7690 #if SYNCLINK_GENERIC_HDLC
7691
7692 /**
7693  * called by generic HDLC layer when protocol selected (PPP, frame relay, etc.)
7694  * set encoding and frame check sequence (FCS) options
7695  *
7696  * dev       pointer to network device structure
7697  * encoding  serial encoding setting
7698  * parity    FCS setting
7699  *
7700  * returns 0 if success, otherwise error code
7701  */
7702 static int hdlcdev_attach(struct net_device *dev, unsigned short encoding,
7703                           unsigned short parity)
7704 {
7705         struct mgsl_struct *info = dev_to_port(dev);
7706         unsigned char  new_encoding;
7707         unsigned short new_crctype;
7708
7709         /* return error if TTY interface open */
7710         if (info->count)
7711                 return -EBUSY;
7712
7713         switch (encoding)
7714         {
7715         case ENCODING_NRZ:        new_encoding = HDLC_ENCODING_NRZ; break;
7716         case ENCODING_NRZI:       new_encoding = HDLC_ENCODING_NRZI_SPACE; break;
7717         case ENCODING_FM_MARK:    new_encoding = HDLC_ENCODING_BIPHASE_MARK; break;
7718         case ENCODING_FM_SPACE:   new_encoding = HDLC_ENCODING_BIPHASE_SPACE; break;
7719         case ENCODING_MANCHESTER: new_encoding = HDLC_ENCODING_BIPHASE_LEVEL; break;
7720         default: return -EINVAL;
7721         }
7722
7723         switch (parity)
7724         {
7725         case PARITY_NONE:            new_crctype = HDLC_CRC_NONE; break;
7726         case PARITY_CRC16_PR1_CCITT: new_crctype = HDLC_CRC_16_CCITT; break;
7727         case PARITY_CRC32_PR1_CCITT: new_crctype = HDLC_CRC_32_CCITT; break;
7728         default: return -EINVAL;
7729         }
7730
7731         info->params.encoding = new_encoding;
7732         info->params.crc_type = new_crctype;
7733
7734         /* if network interface up, reprogram hardware */
7735         if (info->netcount)
7736                 mgsl_program_hw(info);
7737
7738         return 0;
7739 }
7740
7741 /**
7742  * called by generic HDLC layer to send frame
7743  *
7744  * skb  socket buffer containing HDLC frame
7745  * dev  pointer to network device structure
7746  *
7747  * returns 0 if success, otherwise error code
7748  */
7749 static int hdlcdev_xmit(struct sk_buff *skb, struct net_device *dev)
7750 {
7751         struct mgsl_struct *info = dev_to_port(dev);
7752         struct net_device_stats *stats = hdlc_stats(dev);
7753         unsigned long flags;
7754
7755         if (debug_level >= DEBUG_LEVEL_INFO)
7756                 printk(KERN_INFO "%s:hdlc_xmit(%s)\n",__FILE__,dev->name);
7757
7758         /* stop sending until this frame completes */
7759         netif_stop_queue(dev);
7760
7761         /* copy data to device buffers */
7762         info->xmit_cnt = skb->len;
7763         mgsl_load_tx_dma_buffer(info, skb->data, skb->len);
7764
7765         /* update network statistics */
7766         stats->tx_packets++;
7767         stats->tx_bytes += skb->len;
7768
7769         /* done with socket buffer, so free it */
7770         dev_kfree_skb(skb);
7771
7772         /* save start time for transmit timeout detection */
7773         dev->trans_start = jiffies;
7774
7775         /* start hardware transmitter if necessary */
7776         spin_lock_irqsave(&info->irq_spinlock,flags);
7777         if (!info->tx_active)
7778                 usc_start_transmitter(info);
7779         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7780
7781         return 0;
7782 }
7783
7784 /**
7785  * called by network layer when interface enabled
7786  * claim resources and initialize hardware
7787  *
7788  * dev  pointer to network device structure
7789  *
7790  * returns 0 if success, otherwise error code
7791  */
7792 static int hdlcdev_open(struct net_device *dev)
7793 {
7794         struct mgsl_struct *info = dev_to_port(dev);
7795         int rc;
7796         unsigned long flags;
7797
7798         if (debug_level >= DEBUG_LEVEL_INFO)
7799                 printk("%s:hdlcdev_open(%s)\n",__FILE__,dev->name);
7800
7801         /* generic HDLC layer open processing */
7802         if ((rc = hdlc_open(dev)))
7803                 return rc;
7804
7805         /* arbitrate between network and tty opens */
7806         spin_lock_irqsave(&info->netlock, flags);
7807         if (info->count != 0 || info->netcount != 0) {
7808                 printk(KERN_WARNING "%s: hdlc_open returning busy\n", dev->name);
7809                 spin_unlock_irqrestore(&info->netlock, flags);
7810                 return -EBUSY;
7811         }
7812         info->netcount=1;
7813         spin_unlock_irqrestore(&info->netlock, flags);
7814
7815         /* claim resources and init adapter */
7816         if ((rc = startup(info)) != 0) {
7817                 spin_lock_irqsave(&info->netlock, flags);
7818                 info->netcount=0;
7819                 spin_unlock_irqrestore(&info->netlock, flags);
7820                 return rc;
7821         }
7822
7823         /* assert DTR and RTS, apply hardware settings */
7824         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
7825         mgsl_program_hw(info);
7826
7827         /* enable network layer transmit */
7828         dev->trans_start = jiffies;
7829         netif_start_queue(dev);
7830
7831         /* inform generic HDLC layer of current DCD status */
7832         spin_lock_irqsave(&info->irq_spinlock, flags);
7833         usc_get_serial_signals(info);
7834         spin_unlock_irqrestore(&info->irq_spinlock, flags);
7835         if (info->serial_signals & SerialSignal_DCD)
7836                 netif_carrier_on(dev);
7837         else
7838                 netif_carrier_off(dev);
7839         return 0;
7840 }
7841
7842 /**
7843  * called by network layer when interface is disabled
7844  * shutdown hardware and release resources
7845  *
7846  * dev  pointer to network device structure
7847  *
7848  * returns 0 if success, otherwise error code
7849  */
7850 static int hdlcdev_close(struct net_device *dev)
7851 {
7852         struct mgsl_struct *info = dev_to_port(dev);
7853         unsigned long flags;
7854
7855         if (debug_level >= DEBUG_LEVEL_INFO)
7856                 printk("%s:hdlcdev_close(%s)\n",__FILE__,dev->name);
7857
7858         netif_stop_queue(dev);
7859
7860         /* shutdown adapter and release resources */
7861         shutdown(info);
7862
7863         hdlc_close(dev);
7864
7865         spin_lock_irqsave(&info->netlock, flags);
7866         info->netcount=0;
7867         spin_unlock_irqrestore(&info->netlock, flags);
7868
7869         return 0;
7870 }
7871
7872 /**
7873  * called by network layer to process IOCTL call to network device
7874  *
7875  * dev  pointer to network device structure
7876  * ifr  pointer to network interface request structure
7877  * cmd  IOCTL command code
7878  *
7879  * returns 0 if success, otherwise error code
7880  */
7881 static int hdlcdev_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
7882 {
7883         const size_t size = sizeof(sync_serial_settings);
7884         sync_serial_settings new_line;
7885         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
7886         struct mgsl_struct *info = dev_to_port(dev);
7887         unsigned int flags;
7888
7889         if (debug_level >= DEBUG_LEVEL_INFO)
7890                 printk("%s:hdlcdev_ioctl(%s)\n",__FILE__,dev->name);
7891
7892         /* return error if TTY interface open */
7893         if (info->count)
7894                 return -EBUSY;
7895
7896         if (cmd != SIOCWANDEV)
7897                 return hdlc_ioctl(dev, ifr, cmd);
7898
7899         switch(ifr->ifr_settings.type) {
7900         case IF_GET_IFACE: /* return current sync_serial_settings */
7901
7902                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
7903                 if (ifr->ifr_settings.size < size) {
7904                         ifr->ifr_settings.size = size; /* data size wanted */
7905                         return -ENOBUFS;
7906                 }
7907
7908                 flags = info->params.flags & (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7909                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7910                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7911                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7912
7913                 switch (flags){
7914                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN): new_line.clock_type = CLOCK_EXT; break;
7915                 case (HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_INT; break;
7916                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_TXINT; break;
7917                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN): new_line.clock_type = CLOCK_TXFROMRX; break;
7918                 default: new_line.clock_type = CLOCK_DEFAULT;
7919                 }
7920
7921                 new_line.clock_rate = info->params.clock_speed;
7922                 new_line.loopback   = info->params.loopback ? 1:0;
7923
7924                 if (copy_to_user(line, &new_line, size))
7925                         return -EFAULT;
7926                 return 0;
7927
7928         case IF_IFACE_SYNC_SERIAL: /* set sync_serial_settings */
7929
7930                 if(!capable(CAP_NET_ADMIN))
7931                         return -EPERM;
7932                 if (copy_from_user(&new_line, line, size))
7933                         return -EFAULT;
7934
7935                 switch (new_line.clock_type)
7936                 {
7937                 case CLOCK_EXT:      flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN; break;
7938                 case CLOCK_TXFROMRX: flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN; break;
7939                 case CLOCK_INT:      flags = HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG;    break;
7940                 case CLOCK_TXINT:    flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG;    break;
7941                 case CLOCK_DEFAULT:  flags = info->params.flags &
7942                                              (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7943                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7944                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7945                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN); break;
7946                 default: return -EINVAL;
7947                 }
7948
7949                 if (new_line.loopback != 0 && new_line.loopback != 1)
7950                         return -EINVAL;
7951
7952                 info->params.flags &= ~(HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7953                                         HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7954                                         HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7955                                         HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7956                 info->params.flags |= flags;
7957
7958                 info->params.loopback = new_line.loopback;
7959
7960                 if (flags & (HDLC_FLAG_RXC_BRG | HDLC_FLAG_TXC_BRG))
7961                         info->params.clock_speed = new_line.clock_rate;
7962                 else
7963                         info->params.clock_speed = 0;
7964
7965                 /* if network interface up, reprogram hardware */
7966                 if (info->netcount)
7967                         mgsl_program_hw(info);
7968                 return 0;
7969
7970         default:
7971                 return hdlc_ioctl(dev, ifr, cmd);
7972         }
7973 }
7974
7975 /**
7976  * called by network layer when transmit timeout is detected
7977  *
7978  * dev  pointer to network device structure
7979  */
7980 static void hdlcdev_tx_timeout(struct net_device *dev)
7981 {
7982         struct mgsl_struct *info = dev_to_port(dev);
7983         struct net_device_stats *stats = hdlc_stats(dev);
7984         unsigned long flags;
7985
7986         if (debug_level >= DEBUG_LEVEL_INFO)
7987                 printk("hdlcdev_tx_timeout(%s)\n",dev->name);
7988
7989         stats->tx_errors++;
7990         stats->tx_aborted_errors++;
7991
7992         spin_lock_irqsave(&info->irq_spinlock,flags);
7993         usc_stop_transmitter(info);
7994         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7995
7996         netif_wake_queue(dev);
7997 }
7998
7999 /**
8000  * called by device driver when transmit completes
8001  * reenable network layer transmit if stopped
8002  *
8003  * info  pointer to device instance information
8004  */
8005 static void hdlcdev_tx_done(struct mgsl_struct *info)
8006 {
8007         if (netif_queue_stopped(info->netdev))
8008                 netif_wake_queue(info->netdev);
8009 }
8010
8011 /**
8012  * called by device driver when frame received
8013  * pass frame to network layer
8014  *
8015  * info  pointer to device instance information
8016  * buf   pointer to buffer contianing frame data
8017  * size  count of data bytes in buf
8018  */
8019 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size)
8020 {
8021         struct sk_buff *skb = dev_alloc_skb(size);
8022         struct net_device *dev = info->netdev;
8023         struct net_device_stats *stats = hdlc_stats(dev);
8024
8025         if (debug_level >= DEBUG_LEVEL_INFO)
8026                 printk("hdlcdev_rx(%s)\n",dev->name);
8027
8028         if (skb == NULL) {
8029                 printk(KERN_NOTICE "%s: can't alloc skb, dropping packet\n", dev->name);
8030                 stats->rx_dropped++;
8031                 return;
8032         }
8033
8034         memcpy(skb_put(skb, size),buf,size);
8035
8036         skb->protocol = hdlc_type_trans(skb, info->netdev);
8037
8038         stats->rx_packets++;
8039         stats->rx_bytes += size;
8040
8041         netif_rx(skb);
8042
8043         info->netdev->last_rx = jiffies;
8044 }
8045
8046 /**
8047  * called by device driver when adding device instance
8048  * do generic HDLC initialization
8049  *
8050  * info  pointer to device instance information
8051  *
8052  * returns 0 if success, otherwise error code
8053  */
8054 static int hdlcdev_init(struct mgsl_struct *info)
8055 {
8056         int rc;
8057         struct net_device *dev;
8058         hdlc_device *hdlc;
8059
8060         /* allocate and initialize network and HDLC layer objects */
8061
8062         if (!(dev = alloc_hdlcdev(info))) {
8063                 printk(KERN_ERR "%s:hdlc device allocation failure\n",__FILE__);
8064                 return -ENOMEM;
8065         }
8066
8067         /* for network layer reporting purposes only */
8068         dev->base_addr = info->io_base;
8069         dev->irq       = info->irq_level;
8070         dev->dma       = info->dma_level;
8071
8072         /* network layer callbacks and settings */
8073         dev->do_ioctl       = hdlcdev_ioctl;
8074         dev->open           = hdlcdev_open;
8075         dev->stop           = hdlcdev_close;
8076         dev->tx_timeout     = hdlcdev_tx_timeout;
8077         dev->watchdog_timeo = 10*HZ;
8078         dev->tx_queue_len   = 50;
8079
8080         /* generic HDLC layer callbacks and settings */
8081         hdlc         = dev_to_hdlc(dev);
8082         hdlc->attach = hdlcdev_attach;
8083         hdlc->xmit   = hdlcdev_xmit;
8084
8085         /* register objects with HDLC layer */
8086         if ((rc = register_hdlc_device(dev))) {
8087                 printk(KERN_WARNING "%s:unable to register hdlc device\n",__FILE__);
8088                 free_netdev(dev);
8089                 return rc;
8090         }
8091
8092         info->netdev = dev;
8093         return 0;
8094 }
8095
8096 /**
8097  * called by device driver when removing device instance
8098  * do generic HDLC cleanup
8099  *
8100  * info  pointer to device instance information
8101  */
8102 static void hdlcdev_exit(struct mgsl_struct *info)
8103 {
8104         unregister_hdlc_device(info->netdev);
8105         free_netdev(info->netdev);
8106         info->netdev = NULL;
8107 }
8108
8109 #endif /* CONFIG_HDLC */
8110
8111
8112 static int __devinit synclink_init_one (struct pci_dev *dev,
8113                                         const struct pci_device_id *ent)
8114 {
8115         struct mgsl_struct *info;
8116
8117         if (pci_enable_device(dev)) {
8118                 printk("error enabling pci device %p\n", dev);
8119                 return -EIO;
8120         }
8121
8122         if (!(info = mgsl_allocate_device())) {
8123                 printk("can't allocate device instance data.\n");
8124                 return -EIO;
8125         }
8126
8127         /* Copy user configuration info to device instance data */
8128
8129         info->io_base = pci_resource_start(dev, 2);
8130         info->irq_level = dev->irq;
8131         info->phys_memory_base = pci_resource_start(dev, 3);
8132
8133         /* Because veremap only works on page boundaries we must map
8134          * a larger area than is actually implemented for the LCR
8135          * memory range. We map a full page starting at the page boundary.
8136          */
8137         info->phys_lcr_base = pci_resource_start(dev, 0);
8138         info->lcr_offset    = info->phys_lcr_base & (PAGE_SIZE-1);
8139         info->phys_lcr_base &= ~(PAGE_SIZE-1);
8140
8141         info->bus_type = MGSL_BUS_TYPE_PCI;
8142         info->io_addr_size = 8;
8143         info->irq_flags = IRQF_SHARED;
8144
8145         if (dev->device == 0x0210) {
8146                 /* Version 1 PCI9030 based universal PCI adapter */
8147                 info->misc_ctrl_value = 0x007c4080;
8148                 info->hw_version = 1;
8149         } else {
8150                 /* Version 0 PCI9050 based 5V PCI adapter
8151                  * A PCI9050 bug prevents reading LCR registers if
8152                  * LCR base address bit 7 is set. Maintain shadow
8153                  * value so we can write to LCR misc control reg.
8154                  */
8155                 info->misc_ctrl_value = 0x087e4546;
8156                 info->hw_version = 0;
8157         }
8158
8159         mgsl_add_device(info);
8160
8161         return 0;
8162 }
8163
8164 static void __devexit synclink_remove_one (struct pci_dev *dev)
8165 {
8166 }
8167