[linux-2.6-block.git] / drivers / pci / controller / dwc / pcie-designware.h

/* SPDX-License-Identifier: GPL-2.0 */
/*
 * Synopsys DesignWare PCIe host controller driver
 *
 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
 *		http://www.samsung.com
 *
 * Author: Jingoo Han <jg1.han@samsung.com>
 */

#ifndef _PCIE_DESIGNWARE_H
#define _PCIE_DESIGNWARE_H

#include <linux/dma-mapping.h>
#include <linux/irq.h>
#include <linux/msi.h>
#include <linux/pci.h>

#include <linux/pci-epc.h>
#include <linux/pci-epf.h>

/* Parameters for the waiting for link up routine */
#define LINK_WAIT_MAX_RETRIES		10
#define LINK_WAIT_USLEEP_MIN		90000
#define LINK_WAIT_USLEEP_MAX		100000

/* Parameters for the waiting for iATU enabled routine */
#define LINK_WAIT_MAX_IATU_RETRIES	5
#define LINK_WAIT_IATU			9

/* Synopsys-specific PCIe configuration registers */
#define PCIE_PORT_LINK_CONTROL		0x710
#define PORT_LINK_MODE_MASK		(0x3f << 16)
#define PORT_LINK_MODE_1_LANES		(0x1 << 16)
#define PORT_LINK_MODE_2_LANES		(0x3 << 16)
#define PORT_LINK_MODE_4_LANES		(0x7 << 16)
#define PORT_LINK_MODE_8_LANES		(0xf << 16)

#define PCIE_PORT_DEBUG0		0x728
#define PORT_LOGIC_LTSSM_STATE_MASK	0x1f
#define PORT_LOGIC_LTSSM_STATE_L0	0x11

#define PCIE_LINK_WIDTH_SPEED_CONTROL	0x80C
#define PORT_LOGIC_SPEED_CHANGE		(0x1 << 17)
#define PORT_LOGIC_LINK_WIDTH_MASK	(0x1f << 8)
#define PORT_LOGIC_LINK_WIDTH_1_LANES	(0x1 << 8)
#define PORT_LOGIC_LINK_WIDTH_2_LANES	(0x2 << 8)
#define PORT_LOGIC_LINK_WIDTH_4_LANES	(0x4 << 8)
#define PORT_LOGIC_LINK_WIDTH_8_LANES	(0x8 << 8)

#define PCIE_MSI_ADDR_LO		0x820
#define PCIE_MSI_ADDR_HI		0x824
#define PCIE_MSI_INTR0_ENABLE		0x828
#define PCIE_MSI_INTR0_MASK		0x82C
#define PCIE_MSI_INTR0_STATUS		0x830

#define PCIE_ATU_VIEWPORT		0x900
#define PCIE_ATU_REGION_INBOUND		(0x1 << 31)
#define PCIE_ATU_REGION_OUTBOUND	(0x0 << 31)
#define PCIE_ATU_REGION_INDEX2		(0x2 << 0)
#define PCIE_ATU_REGION_INDEX1		(0x1 << 0)
#define PCIE_ATU_REGION_INDEX0		(0x0 << 0)
#define PCIE_ATU_CR1			0x904
#define PCIE_ATU_TYPE_MEM		(0x0 << 0)
#define PCIE_ATU_TYPE_IO		(0x2 << 0)
#define PCIE_ATU_TYPE_CFG0		(0x4 << 0)
#define PCIE_ATU_TYPE_CFG1		(0x5 << 0)
#define PCIE_ATU_CR2			0x908
#define PCIE_ATU_ENABLE			(0x1 << 31)
#define PCIE_ATU_BAR_MODE_ENABLE	(0x1 << 30)
#define PCIE_ATU_LOWER_BASE		0x90C
#define PCIE_ATU_UPPER_BASE		0x910
#define PCIE_ATU_LIMIT			0x914
#define PCIE_ATU_LOWER_TARGET		0x918
#define PCIE_ATU_BUS(x)			(((x) & 0xff) << 24)
#define PCIE_ATU_DEV(x)			(((x) & 0x1f) << 19)
#define PCIE_ATU_FUNC(x)		(((x) & 0x7) << 16)
#define PCIE_ATU_UPPER_TARGET		0x91C

#define PCIE_MISC_CONTROL_1_OFF		0x8BC
#define PCIE_DBI_RO_WR_EN		(0x1 << 0)

/*
 * iATU Unroll-specific register definitions
 * From 4.80 core version the address translation will be made by unroll
 */
#define PCIE_ATU_UNR_REGION_CTRL1	0x00
#define PCIE_ATU_UNR_REGION_CTRL2	0x04
#define PCIE_ATU_UNR_LOWER_BASE		0x08
#define PCIE_ATU_UNR_UPPER_BASE		0x0C
#define PCIE_ATU_UNR_LIMIT		0x10
#define PCIE_ATU_UNR_LOWER_TARGET	0x14
#define PCIE_ATU_UNR_UPPER_TARGET	0x18

/*
 * The default address offset between dbi_base and atu_base. Root controller
 * drivers are not required to initialize atu_base if the offset matches this
 * default; the driver core automatically derives atu_base from dbi_base using
 * this offset, if atu_base not set.
 */
#define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)

/* Register address builder */
#define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \
		((region) << 9)

#define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \
		(((region) << 9) | (0x1 << 8))

#define MAX_MSI_IRQS			256
#define MAX_MSI_IRQS_PER_CTRL		32
#define MAX_MSI_CTRLS			(MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
#define MSI_REG_CTRL_BLOCK_SIZE		12
#define MSI_DEF_NUM_VECTORS		32

/* Maximum number of inbound/outbound iATUs */
#define MAX_IATU_IN			256
#define MAX_IATU_OUT			256

struct pcie_port;
struct dw_pcie;
struct dw_pcie_ep;

enum dw_pcie_region_type {
	DW_PCIE_REGION_UNKNOWN,
	DW_PCIE_REGION_INBOUND,
	DW_PCIE_REGION_OUTBOUND,
};

enum dw_pcie_device_mode {
	DW_PCIE_UNKNOWN_TYPE,
	DW_PCIE_EP_TYPE,
	DW_PCIE_LEG_EP_TYPE,
	DW_PCIE_RC_TYPE,
};

struct dw_pcie_host_ops {
	int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
	int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
	int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
			     unsigned int devfn, int where, int size, u32 *val);
	int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
			     unsigned int devfn, int where, int size, u32 val);
	int (*host_init)(struct pcie_port *pp);
	void (*msi_set_irq)(struct pcie_port *pp, int irq);
	void (*msi_clear_irq)(struct pcie_port *pp, int irq);
	phys_addr_t (*get_msi_addr)(struct pcie_port *pp);
	u32 (*get_msi_data)(struct pcie_port *pp, int pos);
	void (*scan_bus)(struct pcie_port *pp);
	void (*set_num_vectors)(struct pcie_port *pp);
	int (*msi_host_init)(struct pcie_port *pp);
	void (*msi_irq_ack)(int irq, struct pcie_port *pp);
};

struct pcie_port {
	u8			root_bus_nr;
	u64			cfg0_base;
	void __iomem		*va_cfg0_base;
	u32			cfg0_size;
	u64			cfg1_base;
	void __iomem		*va_cfg1_base;
	u32			cfg1_size;
	resource_size_t		io_base;
	phys_addr_t		io_bus_addr;
	u32			io_size;
	u64			mem_base;
	phys_addr_t		mem_bus_addr;
	u32			mem_size;
	struct resource		*cfg;
	struct resource		*io;
	struct resource		*mem;
	struct resource		*busn;
	int			irq;
	const struct dw_pcie_host_ops *ops;
	int			msi_irq;
	struct irq_domain	*irq_domain;
	struct irq_domain	*msi_domain;
	dma_addr_t		msi_data;
	u32			num_vectors;
	u32			irq_mask[MAX_MSI_CTRLS];
	raw_spinlock_t		lock;
	DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
};

enum dw_pcie_as_type {
	DW_PCIE_AS_UNKNOWN,
	DW_PCIE_AS_MEM,
	DW_PCIE_AS_IO,
};

struct dw_pcie_ep_ops {
	void	(*ep_init)(struct dw_pcie_ep *ep);
	int	(*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
			     enum pci_epc_irq_type type, u16 interrupt_num);
};

struct dw_pcie_ep {
	struct pci_epc		*epc;
	struct dw_pcie_ep_ops	*ops;
	phys_addr_t		phys_base;
	size_t			addr_size;
	size_t			page_size;
	u8			bar_to_atu[6];
	phys_addr_t		*outbound_addr;
	unsigned long		*ib_window_map;
	unsigned long		*ob_window_map;
	u32			num_ib_windows;
	u32			num_ob_windows;
	void __iomem		*msi_mem;
	phys_addr_t		msi_mem_phys;
	u8			msi_cap;	/* MSI capability offset */
	u8			msix_cap;	/* MSI-X capability offset */
};

struct dw_pcie_ops {
	u64	(*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
	u32	(*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
			    size_t size);
	void	(*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
			     size_t size, u32 val);
	int	(*link_up)(struct dw_pcie *pcie);
	int	(*start_link)(struct dw_pcie *pcie);
	void	(*stop_link)(struct dw_pcie *pcie);
};

struct dw_pcie {
	struct device		*dev;
	void __iomem		*dbi_base;
	void __iomem		*dbi_base2;
	/* Used when iatu_unroll_enabled is true */
	void __iomem		*atu_base;
	u32			num_viewport;
	u8			iatu_unroll_enabled;
	struct pcie_port	pp;
	struct dw_pcie_ep	ep;
	const struct dw_pcie_ops *ops;
};

#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)

#define to_dw_pcie_from_ep(endpoint)   \
		container_of((endpoint), struct dw_pcie, ep)

int dw_pcie_read(void __iomem *addr, int size, u32 *val);
int dw_pcie_write(void __iomem *addr, int size, u32 val);

u32 __dw_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
		       size_t size);
void __dw_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
			 size_t size, u32 val);
int dw_pcie_link_up(struct dw_pcie *pci);
int dw_pcie_wait_for_link(struct dw_pcie *pci);
void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
			       int type, u64 cpu_addr, u64 pci_addr,
			       u32 size);
int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
			     u64 cpu_addr, enum dw_pcie_as_type as_type);
void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
			 enum dw_pcie_region_type type);
void dw_pcie_setup(struct dw_pcie *pci);

static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
}

static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
}

static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
}

static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
}

static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
}

static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
}

static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
{
	__dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
}

static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
}

static inline void dw_pcie_writel_atu(struct dw_pcie *pci, u32 reg, u32 val)
{
	__dw_pcie_write_dbi(pci, pci->atu_base, reg, 0x4, val);
}

static inline u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 reg)
{
	return __dw_pcie_read_dbi(pci, pci->atu_base, reg, 0x4);
}

static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
{
	u32 reg;
	u32 val;

	reg = PCIE_MISC_CONTROL_1_OFF;
	val = dw_pcie_readl_dbi(pci, reg);
	val |= PCIE_DBI_RO_WR_EN;
	dw_pcie_writel_dbi(pci, reg, val);
}

static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
{
	u32 reg;
	u32 val;

	reg = PCIE_MISC_CONTROL_1_OFF;
	val = dw_pcie_readl_dbi(pci, reg);
	val &= ~PCIE_DBI_RO_WR_EN;
	dw_pcie_writel_dbi(pci, reg, val);
}

#ifdef CONFIG_PCIE_DW_HOST
irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
void dw_pcie_msi_init(struct pcie_port *pp);
void dw_pcie_free_msi(struct pcie_port *pp);
void dw_pcie_setup_rc(struct pcie_port *pp);
int dw_pcie_host_init(struct pcie_port *pp);
int dw_pcie_allocate_domains(struct pcie_port *pp);
#else
static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
{
	return IRQ_NONE;
}

static inline void dw_pcie_msi_init(struct pcie_port *pp)
{
}

static inline void dw_pcie_free_msi(struct pcie_port *pp)
{
}

static inline void dw_pcie_setup_rc(struct pcie_port *pp)
{
}

static inline int dw_pcie_host_init(struct pcie_port *pp)
{
	return 0;
}

static inline int dw_pcie_allocate_domains(struct pcie_port *pp)
{
	return 0;
}
#endif

#ifdef CONFIG_PCIE_DW_EP
void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
int dw_pcie_ep_init(struct dw_pcie_ep *ep);
void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
			     u8 interrupt_num);
int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
			     u16 interrupt_num);
void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
#else
static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
{
}

static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
{
	return 0;
}

static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
{
}

static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
{
	return 0;
}

static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
					   u8 interrupt_num)
{
	return 0;
}

static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
					   u16 interrupt_num)
{
	return 0;
}

static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
{
}
#endif
#endif /* _PCIE_DESIGNWARE_H */
Commit	Line	Data
8cfab3cf	1	/* SPDX-License-Identifier: GPL-2.0 */
4b1ced84	2	/*
96291d56	3	* Synopsys DesignWare PCIe host controller driver
4b1ced84 JH	4	*
	5	* Copyright (C) 2013 Samsung Electronics Co., Ltd.
	6	* http://www.samsung.com
	7	*
	8	* Author: Jingoo Han <jg1.han@samsung.com>
4b1ced84 JH	9	*/
4b1ced84 JH	10
18edf451 SJ	11	#ifndef _PCIE_DESIGNWARE_H
	12	#define _PCIE_DESIGNWARE_H
	13
111111a7	14	#include <linux/dma-mapping.h>
feb85d9b KVA	15	#include <linux/irq.h>
	16	#include <linux/msi.h>
	17	#include <linux/pci.h>
	18
f8aed6ec KVA	19	#include <linux/pci-epc.h>
	20	#include <linux/pci-epf.h>
	21
b90dc392 KVA	22	/* Parameters for the waiting for link up routine */
	23	#define LINK_WAIT_MAX_RETRIES 10
	24	#define LINK_WAIT_USLEEP_MIN 90000
	25	#define LINK_WAIT_USLEEP_MAX 100000
	26
	27	/* Parameters for the waiting for iATU enabled routine */
	28	#define LINK_WAIT_MAX_IATU_RETRIES 5
9024143e	29	#define LINK_WAIT_IATU 9
b90dc392 KVA	30
	31	/* Synopsys-specific PCIe configuration registers */
	32	#define PCIE_PORT_LINK_CONTROL 0x710
	33	#define PORT_LINK_MODE_MASK (0x3f << 16)
	34	#define PORT_LINK_MODE_1_LANES (0x1 << 16)
	35	#define PORT_LINK_MODE_2_LANES (0x3 << 16)
	36	#define PORT_LINK_MODE_4_LANES (0x7 << 16)
	37	#define PORT_LINK_MODE_8_LANES (0xf << 16)
	38
23fe5bd4 KVA	39	#define PCIE_PORT_DEBUG0 0x728
	40	#define PORT_LOGIC_LTSSM_STATE_MASK 0x1f
	41	#define PORT_LOGIC_LTSSM_STATE_L0 0x11
	42
b90dc392 KVA	43	#define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C
	44	#define PORT_LOGIC_SPEED_CHANGE (0x1 << 17)
	45	#define PORT_LOGIC_LINK_WIDTH_MASK (0x1f << 8)
	46	#define PORT_LOGIC_LINK_WIDTH_1_LANES (0x1 << 8)
	47	#define PORT_LOGIC_LINK_WIDTH_2_LANES (0x2 << 8)
	48	#define PORT_LOGIC_LINK_WIDTH_4_LANES (0x4 << 8)
	49	#define PORT_LOGIC_LINK_WIDTH_8_LANES (0x8 << 8)
	50
	51	#define PCIE_MSI_ADDR_LO 0x820
	52	#define PCIE_MSI_ADDR_HI 0x824
	53	#define PCIE_MSI_INTR0_ENABLE 0x828
	54	#define PCIE_MSI_INTR0_MASK 0x82C
	55	#define PCIE_MSI_INTR0_STATUS 0x830
	56
	57	#define PCIE_ATU_VIEWPORT 0x900
	58	#define PCIE_ATU_REGION_INBOUND (0x1 << 31)
	59	#define PCIE_ATU_REGION_OUTBOUND (0x0 << 31)
	60	#define PCIE_ATU_REGION_INDEX2 (0x2 << 0)
	61	#define PCIE_ATU_REGION_INDEX1 (0x1 << 0)
	62	#define PCIE_ATU_REGION_INDEX0 (0x0 << 0)
	63	#define PCIE_ATU_CR1 0x904
	64	#define PCIE_ATU_TYPE_MEM (0x0 << 0)
	65	#define PCIE_ATU_TYPE_IO (0x2 << 0)
	66	#define PCIE_ATU_TYPE_CFG0 (0x4 << 0)
	67	#define PCIE_ATU_TYPE_CFG1 (0x5 << 0)
	68	#define PCIE_ATU_CR2 0x908
	69	#define PCIE_ATU_ENABLE (0x1 << 31)
	70	#define PCIE_ATU_BAR_MODE_ENABLE (0x1 << 30)
	71	#define PCIE_ATU_LOWER_BASE 0x90C
	72	#define PCIE_ATU_UPPER_BASE 0x910
	73	#define PCIE_ATU_LIMIT 0x914
	74	#define PCIE_ATU_LOWER_TARGET 0x918
	75	#define PCIE_ATU_BUS(x) (((x) & 0xff) << 24)
	76	#define PCIE_ATU_DEV(x) (((x) & 0x1f) << 19)
	77	#define PCIE_ATU_FUNC(x) (((x) & 0x7) << 16)
	78	#define PCIE_ATU_UPPER_TARGET 0x91C
	79
e44abfed HZ	80	#define PCIE_MISC_CONTROL_1_OFF 0x8BC
	81	#define PCIE_DBI_RO_WR_EN (0x1 << 0)
	82
b90dc392 KVA	83	/*
	84	* iATU Unroll-specific register definitions
	85	* From 4.80 core version the address translation will be made by unroll
	86	*/
	87	#define PCIE_ATU_UNR_REGION_CTRL1 0x00
	88	#define PCIE_ATU_UNR_REGION_CTRL2 0x04
	89	#define PCIE_ATU_UNR_LOWER_BASE 0x08
	90	#define PCIE_ATU_UNR_UPPER_BASE 0x0C
	91	#define PCIE_ATU_UNR_LIMIT 0x10
	92	#define PCIE_ATU_UNR_LOWER_TARGET 0x14
	93	#define PCIE_ATU_UNR_UPPER_TARGET 0x18
	94
6d6b05e3 SW	95	/*
	96	* The default address offset between dbi_base and atu_base. Root controller
	97	* drivers are not required to initialize atu_base if the offset matches this
	98	* default; the driver core automatically derives atu_base from dbi_base using
	99	* this offset, if atu_base not set.
	100	*/
	101	#define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)
	102
b90dc392	103	/* Register address builder */
6d6b05e3 SW	104	#define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \
6d6b05e3 SW	105	((region) << 9)
b90dc392	106
6d6b05e3 SW	107	#define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \
6d6b05e3 SW	108	(((region) << 9) \| (0x1 << 8))
f8aed6ec	109
1f319cb0 GP	110	#define MAX_MSI_IRQS 256
	111	#define MAX_MSI_IRQS_PER_CTRL 32
	112	#define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
76cbf066	113	#define MSI_REG_CTRL_BLOCK_SIZE 12
7c5925af	114	#define MSI_DEF_NUM_VECTORS 32
f342d940	115
ad4a5bec NC	116	/* Maximum number of inbound/outbound iATUs */
	117	#define MAX_IATU_IN 256
	118	#define MAX_IATU_OUT 256
	119
442ec4c0 KVA	120	struct pcie_port;
442ec4c0 KVA	121	struct dw_pcie;
f8aed6ec KVA	122	struct dw_pcie_ep;
	123
	124	enum dw_pcie_region_type {
	125	DW_PCIE_REGION_UNKNOWN,
	126	DW_PCIE_REGION_INBOUND,
	127	DW_PCIE_REGION_OUTBOUND,
	128	};
442ec4c0	129
608793e2 KVA	130	enum dw_pcie_device_mode {
	131	DW_PCIE_UNKNOWN_TYPE,
	132	DW_PCIE_EP_TYPE,
	133	DW_PCIE_LEG_EP_TYPE,
	134	DW_PCIE_RC_TYPE,
	135	};
	136
442ec4c0 KVA	137	struct dw_pcie_host_ops {
	138	int (rd_own_conf)(struct pcie_port pp, int where, int size, u32 *val);
	139	int (wr_own_conf)(struct pcie_port pp, int where, int size, u32 val);
	140	int (rd_other_conf)(struct pcie_port pp, struct pci_bus *bus,
	141	unsigned int devfn, int where, int size, u32 *val);
	142	int (wr_other_conf)(struct pcie_port pp, struct pci_bus *bus,
	143	unsigned int devfn, int where, int size, u32 val);
4a301766	144	int (host_init)(struct pcie_port pp);
442ec4c0 KVA	145	void (msi_set_irq)(struct pcie_port pp, int irq);
	146	void (msi_clear_irq)(struct pcie_port pp, int irq);
	147	phys_addr_t (get_msi_addr)(struct pcie_port pp);
	148	u32 (get_msi_data)(struct pcie_port pp, int pos);
	149	void (scan_bus)(struct pcie_port pp);
7c5925af	150	void (set_num_vectors)(struct pcie_port pp);
3f43ccc4	151	int (msi_host_init)(struct pcie_port pp);
7c5925af	152	void (msi_irq_ack)(int irq, struct pcie_port pp);
442ec4c0 KVA	153	};
442ec4c0 KVA	154
4b1ced84	155	struct pcie_port {
4b1ced84	156	u8 root_bus_nr;
4b1ced84 JH	157	u64 cfg0_base;
4b1ced84 JH	158	void __iomem *va_cfg0_base;
adf70fc0	159	u32 cfg0_size;
4b1ced84 JH	160	u64 cfg1_base;
4b1ced84 JH	161	void __iomem *va_cfg1_base;
adf70fc0	162	u32 cfg1_size;
0021d22b	163	resource_size_t io_base;
adf70fc0 PA	164	phys_addr_t io_bus_addr;
adf70fc0 PA	165	u32 io_size;
4b1ced84	166	u64 mem_base;
adf70fc0 PA	167	phys_addr_t mem_bus_addr;
adf70fc0 PA	168	u32 mem_size;
0021d22b ZW	169	struct resource *cfg;
	170	struct resource *io;
	171	struct resource *mem;
	172	struct resource *busn;
4b1ced84	173	int irq;
4ab2e7c0	174	const struct dw_pcie_host_ops *ops;
f342d940	175	int msi_irq;
904d0e78	176	struct irq_domain *irq_domain;
7c5925af	177	struct irq_domain *msi_domain;
111111a7	178	dma_addr_t msi_data;
7c5925af	179	u32 num_vectors;
a348d015	180	u32 irq_mask[MAX_MSI_CTRLS];
7c5925af	181	raw_spinlock_t lock;
f342d940	182	DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
4b1ced84 JH	183	};
4b1ced84 JH	184
f8aed6ec KVA	185	enum dw_pcie_as_type {
	186	DW_PCIE_AS_UNKNOWN,
	187	DW_PCIE_AS_MEM,
	188	DW_PCIE_AS_IO,
	189	};
	190
	191	struct dw_pcie_ep_ops {
	192	void (ep_init)(struct dw_pcie_ep ep);
16093362	193	int (raise_irq)(struct dw_pcie_ep ep, u8 func_no,
d3c70a98	194	enum pci_epc_irq_type type, u16 interrupt_num);
f8aed6ec KVA	195	};
	196
	197	struct dw_pcie_ep {
	198	struct pci_epc *epc;
	199	struct dw_pcie_ep_ops *ops;
	200	phys_addr_t phys_base;
	201	size_t addr_size;
a937fe08	202	size_t page_size;
f8aed6ec KVA	203	u8 bar_to_atu[6];
f8aed6ec KVA	204	phys_addr_t *outbound_addr;
ad4a5bec NC	205	unsigned long *ib_window_map;
ad4a5bec NC	206	unsigned long *ob_window_map;
f8aed6ec KVA	207	u32 num_ib_windows;
f8aed6ec KVA	208	u32 num_ob_windows;
2fd0c9d9 NC	209	void __iomem *msi_mem;
2fd0c9d9 NC	210	phys_addr_t msi_mem_phys;
beb4641a GP	211	u8 msi_cap; /* MSI capability offset */
beb4641a GP	212	u8 msix_cap; /* MSI-X capability offset */
f8aed6ec KVA	213	};
f8aed6ec KVA	214
442ec4c0	215	struct dw_pcie_ops {
b6900aeb	216	u64 (cpu_addr_fixup)(struct dw_pcie pcie, u64 cpu_addr);
a509d7d9 KVA	217	u32 (read_dbi)(struct dw_pcie pcie, void __iomem *base, u32 reg,
	218	size_t size);
	219	void (write_dbi)(struct dw_pcie pcie, void __iomem *base, u32 reg,
	220	size_t size, u32 val);
442ec4c0	221	int (link_up)(struct dw_pcie pcie);
f8aed6ec KVA	222	int (start_link)(struct dw_pcie pcie);
f8aed6ec KVA	223	void (stop_link)(struct dw_pcie pcie);
4b1ced84 JH	224	};
4b1ced84 JH	225
442ec4c0 KVA	226	struct dw_pcie {
	227	struct device *dev;
	228	void __iomem *dbi_base;
f8aed6ec	229	void __iomem *dbi_base2;
6d6b05e3 SW	230	/* Used when iatu_unroll_enabled is true */
6d6b05e3 SW	231	void __iomem *atu_base;
442ec4c0 KVA	232	u32 num_viewport;
	233	u8 iatu_unroll_enabled;
	234	struct pcie_port pp;
f8aed6ec	235	struct dw_pcie_ep ep;
442ec4c0 KVA	236	const struct dw_pcie_ops *ops;
	237	};
	238
	239	#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
	240
f8aed6ec KVA	241	#define to_dw_pcie_from_ep(endpoint) \
	242	container_of((endpoint), struct dw_pcie, ep)
	243
19ce01cc KVA	244	int dw_pcie_read(void __iomem addr, int size, u32 val);
19ce01cc KVA	245	int dw_pcie_write(void __iomem *addr, int size, u32 val);
18edf451	246
a509d7d9 KVA	247	u32 __dw_pcie_read_dbi(struct dw_pcie pci, void __iomem base, u32 reg,
	248	size_t size);
	249	void __dw_pcie_write_dbi(struct dw_pcie pci, void __iomem base, u32 reg,
	250	size_t size, u32 val);
442ec4c0 KVA	251	int dw_pcie_link_up(struct dw_pcie *pci);
442ec4c0 KVA	252	int dw_pcie_wait_for_link(struct dw_pcie *pci);
feb85d9b KVA	253	void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
	254	int type, u64 cpu_addr, u64 pci_addr,
	255	u32 size);
f8aed6ec KVA	256	int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
	257	u64 cpu_addr, enum dw_pcie_as_type as_type);
	258	void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
	259	enum dw_pcie_region_type type);
feb85d9b	260	void dw_pcie_setup(struct dw_pcie *pci);
a0560209	261
b50b2db2 KVA	262	static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
b50b2db2 KVA	263	{
a509d7d9	264	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
b50b2db2 KVA	265	}
	266
	267	static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
	268	{
a509d7d9	269	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
b50b2db2 KVA	270	}
b50b2db2 KVA	271
f8aed6ec KVA	272	static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
	273	{
	274	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
	275	}
	276
	277	static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
	278	{
	279	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
	280	}
	281
	282	static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
	283	{
	284	__dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
	285	}
	286
	287	static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
	288	{
	289	return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
	290	}
	291
	292	static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
	293	{
	294	__dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
	295	}
	296
	297	static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
	298	{
	299	return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
	300	}
	301
6d6b05e3 SW	302	static inline void dw_pcie_writel_atu(struct dw_pcie *pci, u32 reg, u32 val)
	303	{
	304	__dw_pcie_write_dbi(pci, pci->atu_base, reg, 0x4, val);
	305	}
	306
	307	static inline u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 reg)
	308	{
	309	return __dw_pcie_read_dbi(pci, pci->atu_base, reg, 0x4);
	310	}
	311
e44abfed HZ	312	static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
	313	{
	314	u32 reg;
	315	u32 val;
	316
	317	reg = PCIE_MISC_CONTROL_1_OFF;
	318	val = dw_pcie_readl_dbi(pci, reg);
	319	val \|= PCIE_DBI_RO_WR_EN;
	320	dw_pcie_writel_dbi(pci, reg, val);
	321	}
	322
	323	static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
	324	{
	325	u32 reg;
	326	u32 val;
	327
	328	reg = PCIE_MISC_CONTROL_1_OFF;
	329	val = dw_pcie_readl_dbi(pci, reg);
	330	val &= ~PCIE_DBI_RO_WR_EN;
	331	dw_pcie_writel_dbi(pci, reg, val);
	332	}
	333
a0560209 KVA	334	#ifdef CONFIG_PCIE_DW_HOST
	335	irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
	336	void dw_pcie_msi_init(struct pcie_port *pp);
7c5925af	337	void dw_pcie_free_msi(struct pcie_port *pp);
a0560209 KVA	338	void dw_pcie_setup_rc(struct pcie_port *pp);
a0560209 KVA	339	int dw_pcie_host_init(struct pcie_port *pp);
7c5925af	340	int dw_pcie_allocate_domains(struct pcie_port *pp);
a0560209 KVA	341	#else
	342	static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
	343	{
	344	return IRQ_NONE;
	345	}
	346
	347	static inline void dw_pcie_msi_init(struct pcie_port *pp)
	348	{
	349	}
	350
7c5925af GP	351	static inline void dw_pcie_free_msi(struct pcie_port *pp)
	352	{
	353	}
	354
a0560209 KVA	355	static inline void dw_pcie_setup_rc(struct pcie_port *pp)
	356	{
	357	}
	358
	359	static inline int dw_pcie_host_init(struct pcie_port *pp)
	360	{
	361	return 0;
	362	}
7c5925af GP	363
	364	static inline int dw_pcie_allocate_domains(struct pcie_port *pp)
	365	{
	366	return 0;
	367	}
a0560209	368	#endif
f8aed6ec KVA	369
	370	#ifdef CONFIG_PCIE_DW_EP
	371	void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
	372	int dw_pcie_ep_init(struct dw_pcie_ep *ep);
	373	void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
cb22d40b	374	int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
16093362 BH	375	int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
16093362 BH	376	u8 interrupt_num);
beb4641a GP	377	int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
beb4641a GP	378	u16 interrupt_num);
9e718119	379	void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
f8aed6ec KVA	380	#else
	381	static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
	382	{
	383	}
	384
	385	static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
	386	{
	387	return 0;
	388	}
	389
	390	static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
	391	{
	392	}
9e718119	393
cb22d40b GP	394	static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
	395	{
	396	return 0;
	397	}
	398
16093362	399	static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
6f6d7873 NC	400	u8 interrupt_num)
	401	{
	402	return 0;
	403	}
	404
beb4641a GP	405	static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
	406	u16 interrupt_num)
	407	{
	408	return 0;
	409	}
	410
9e718119 NC	411	static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
	412	{
	413	}
f8aed6ec	414	#endif
18edf451	415	#endif /* _PCIE_DESIGNWARE_H */